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Z8S18020VSG 参数 Datasheet PDF下载

Z8S18020VSG图片预览
型号: Z8S18020VSG
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内容描述: 两个链条链接的DMA通道 [Two Chain-Linked DMA Channels]
分类和应用: 微控制器和处理器外围集成电路微处理器时钟
文件页数/大小: 71 页 / 2080 K
品牌: ZILOG [ ZILOG, INC. ]
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<ꢀ5ꢁꢀꢂꢃ<ꢀ.ꢁꢀꢂ  
'PJCPEGFꢄ<ꢁꢀꢂꢄ/KETQRTQEGUUQT  
ZiLOG  
never both set to 1 at the same time. 6' is cleared to0  
during 4'5'6 and +15612 mode.  
6KOGTꢄ&CVCꢄ4GIKUVGTꢄ%JCPPGNꢄꢂ*  
/PGOQPKEꢄ6/&4ꢂ*  
#FFTGUUꢄꢂ&*  
55ꢇꢎꢄꢁꢎꢄꢂꢅꢄ5RGGFꢄ5GNGEVꢄꢇꢎꢄꢁꢎꢄꢂꢄꢌ$KVUꢄꢇ ꢂꢍꢆꢄ55ꢂ, 55ꢄ  
and 55ꢀ select the CSI/O transmit/receive clock source and  
speed. 55ꢂ, 55ꢄ and 55ꢀ are all set to 1 during 4'5'6.  
Table 11 indicates CSI/O Baud Rate Selection.  
6CDNG ꢁꢁꢆ %5+ꢃ1ꢄ$CWFꢄ4CVGꢄ5GNGEVKQP  
6KOGTꢅ&CVC  
55ꢇ  
55ꢁ  
55ꢂ  
&KXKFGꢄ4CVKQ  
(KIWTG ꢉꢋꢆ 6KOGTꢄ&CVCꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ*KIJ  
÷ꢂꢀ  
÷ꢎꢀ  
÷ꢆꢀ  
÷ꢄꢁꢀ  
÷ꢍꢂꢀ  
÷ꢁꢎꢀ  
÷ꢄꢂꢆꢀ  
6KOGTꢄ4GNQCFꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ.QY  
/PGOQPKEꢄ4.&4ꢂ.  
#FFTGUUꢄꢂ'*  
'ZVGTPCNꢅ%NQEMꢅ+PRWV  
ꢈ.GUUꢅ6JCPꢅ÷ꢂꢀꢉ  
6KOGTꢅ4GNQCFꢅ&CVC  
After 4'5'6, the%-5 pin is configured as an external clock  
input (55ꢂꢇꢅ55ꢄꢇꢅ55ꢀꢅꢐꢅꢄ). Changing these values causes  
%-5tobecomeanoutputpinandtheselectedclockisoutput  
when transmit or receive operations are enabled.  
(KIWTG ꢉꢉꢆ 6KOGTꢄ4GNQCFꢄ4GIKUVGTꢄ.QY  
6KOGTꢄ4GNQCFꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ*KIJ  
%5+ꢃ1ꢄ6TCPUOKVꢃ4GEGKXGꢄ&CVCꢄ4GIKUVGT  
/PGOQPKEꢄ4.&4ꢂ*  
#FFTGUUꢄꢂ(*  
/PGOQPKEꢄ64&4  
#FFTGUUꢄꢂ$*  
6KOGTꢅ4GNQCFꢅ&CVC  
(KIWTG ꢉꢑꢆ 6KOGTꢄ4GNQCFꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ*KIJ  
%5+ꢌ1ꢅ6ꢌ4ꢅ&CVC  
(KIWTG ꢉꢁꢆ %5+ꢃ1ꢄ6TCPUOKVꢃ4GEGKXGꢄ&CVCꢄ4GIKUVGTꢄ  
6KOGTꢄ&CVCꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ.QY  
/PGOQPKEꢄ6/&4ꢂ.  
#FFTGUUꢄꢂ%*  
#5%+ꢅ4GEGKXGꢅ&CVC  
(KIWTG ꢉꢇꢆ 6KOGTꢄ4GIKUVGTꢄ%JCPPGNꢄꢂꢄ.QY  
&5ꢀꢀꢁꢀꢀꢂꢃ</2ꢀꢂꢀꢀ  
2ꢅ4ꢅ'ꢅ.ꢅ+ꢅ/ꢅ+ꢅ0ꢅ#ꢅ4ꢅ;  
ꢎꢊ  
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