R
Virtex-II Platform FPGAs: Pinout Information
Table 5: CS144/CSG144 — XC2V40, XC2V80, and XC2V250
Bank
Pin Description
IO_L01P_6
Pin Number
No Connect in the XC2V40
6
6
6
6
6
6
6
6
6
6
L3
L2
L1
K3
K2
K1
J2
IO_L01N_6
IO_L02P_6/VRN_6
IO_L02N_6/VRP_6
IO_L03P_6
IO_L03N_6/VREF_6
IO_L94P_6
IO_L94N_6
H4
H3
H1
IO_L96P_6
IO_L96N_6
7
7
7
7
7
7
7
7
7
7
7
7
IO_L96P_7
IO_L96N_7
G4
G3
G1
F1
F2
F4
E2
E3
E4
D1
D2
D3
IO_L94P_7
IO_L94N_7
IO_L93P_7/VREF_7
IO_L93N_7
NC
NC
IO_L03P_7/VREF_7
IO_L03N_7
IO_L02P_7/VRN_7
IO_L02N_7/VRP_7
IO_L01P_7
IO_L01N_7
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
VCCO_0
VCCO_0
VCCO_1
VCCO_1
VCCO_2
VCCO_2
VCCO_3
VCCO_3
VCCO_4
VCCO_4
VCCO_5
VCCO_5
VCCO_6
VCCO_6
VCCO_7
VCCO_7
B5
C3
A11
A9
F10
C12
L12
J12
M9
L11
N3
N5
J3
M1
D4
F3
DS031-4 (v3.5) November 5, 2007
www.xilinx.com
Module 4 of 4
Product Specification
7
XILINX [ XILINX, INC ]
