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10M08SCU169I7G 参数 Datasheet PDF下载

10M08SCU169I7G图片预览

型号：	10M08SCU169I7G
PDF下载：	下载PDF文件查看货源
内容描述：	[Field Programmable Gate Array, 8000-Cell, CMOS, PBGA169, 11 X 11 MM, 0.80 MM PITCH, ROHS COMPLIANT, UBGA-169]
分类和应用：	栅可编程逻辑
文件页数/大小：	68 页 / 976 K
品牌：	INTEL [ INTEL ]

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M10-DATASHEET

2015.05.04

49

Dual Supply Devices Emulated LVDS_E_3R, SLVS, and Sub-LVDS Transmitter Timing Specifications

Dual Supply Devices Emulated LVDS_E_3R, SLVS, and Sub-LVDS Transmitter Timing Specifications

Table 42: Emulated LVDS_E_3R, SLVS, and Sub-LVDS Transmitter Timing Specifications for MAX 10 Dual Supply Devices—Preliminary

Emulated LVDS_E_3R, SLVS, and Sub-LVDS transmitters are supported at the output pin of all I/O banks.

–I6, –C7, –I7

–A7

Typ

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

–C8

Typ

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

Symbol

Parameter

Mode

Unit

Min

5

Typ

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

Max

300

300

300

300

300

300

600

600

600

600

600

300

150

150

150

150

150

300

Min

5

Max

275

275

275

275

275

275

550

550

550

550

550

275

150

150

150

150

150

300

Min

5

Max

275

275

275

275

275

275

550

550

550

550

550

275

150

150

150

150

150

300

×10

×8

×7

×4

×2

×1

×10

×8

×7

×4

×2

×1

×10

×8

×7

×4

×2

×1

MHz

MHz

MHz

MHz

MHz

MHz

Mbps

Mbps

Mbps

Mbps

Mbps

Mbps

MHz

MHz

MHz

MHz

MHz

MHz

5

5

5

Input clock

5

5

5

frequency (high-

speed I/O

f_HSCLK

5

5

5

performance pin)

5

5

5

5

5

5

100

80

70

40

20

10

5

100

80

70

40

20

10

5

100

80

70

40

20

10

5

Data rate (high-

HSIODR speed I/O

performance pin)

5

5

5

Input clock

5

5

5

frequency (low-

speed I/O

f_HSCLK

5

5

5

performance pin)

5

5

5

5

5

5

MAX 10 FPGA Device Datasheet

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