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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第499页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第500页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第501页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第502页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第504页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第505页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第506页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第507页  
    TC39x BC/BD-Step  
    Electrical SpecificationEBU Timings  
    3.31  
    EBU Timings  
    3.31.1  
    BFCLKO Output Clock Timing  
    VSS = 0 V;VDD = 1.3 V ± 5%; 3.3 V ± 5%,  
    Table 3-69 BFCLK0 Output Clock Timing Parameters1)  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note /  
    Test Conditi  
    on  
    Min.  
    Max.  
    BFCLKO clock period  
    BFCLKO high time  
    t
    BFCLKO CC  
    13.332)  
    –
    –
    ns  
    ns  
    ns  
    ns  
    ns  
    %
    –
    –
    –
    –
    –
    –
    t5  
    CC  
    CC  
    CC  
    3
    –
    –
    BFCLKO low time  
    t6  
    3
    –
    –
    BFCLKO rise time  
    t7  
    –
    –
    3
    BFCLKO fall time  
    BFCLKO duty cycle t5/(t5 + t6)3)  
    t8  
    –
    –
    3
    CC  
    DC  
    35  
    50  
    55  
    1) Not subject to production test, verified by design/characterization.  
    2) The PLL jitter characteristics add to this value according to the application settings. See the PLL jitter parameters.  
    3) The PLL jitter is not included in this parameter. If the BFCLKO frequency is equal to fCPU, the K divider has to be regarded.  
    tBFCLKO  
    0.9 VDD  
    0.5 VDDP05  
    BFCLKO  
    0.1 VDD  
    t8  
    t7  
    t5  
    t6  
    MCT04883_mod  
    Figure 3-25 BFCLKO Output Clock Timing  
    3.31.2  
    EBU Asynchronous Timings  
    For each timing, the accumulated PLL jitter of the programed duration in number of clock periods must be added  
    separately.  
    Table 3-70 Common Asynchronous Timings valid for 3.3V  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    Max.  
    AD(31:0) output delay to ADV# t13 CC  
    rising edge, multiplexed read /  
    write  
    -5.5  
    -
    2.5  
    ns  
    CL=35pF  
    AD(31:0) output delay to ADV# t14 CC  
    rising edge, multiplexed read /  
    write  
    -5.5  
    -
    2.5  
    ns  
    CL=35pF  
    Data Sheet  
    503  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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