第5章：时钟网络和PLL的Cyclone III器件系列
在Cyclone III器件系列的PLL
5–9
Altera建议使用
CLKENA
信号时切换时钟源
锁相环或GCLK 。推荐的顺序是：
1.断言禁用主输出时钟
CLKENA
信号。
2.切换到辅助时钟使用时钟控制的动态选择信号
块。
3.允许辅助时钟的一些时钟周期将重申前传
CLKENA
信号。时钟周期的确切数字你启用之前，必须等待
二级时钟为设计依赖。你可以创建自定义逻辑，以确保毛刺
不同时钟源之间的自由切换过渡时。
在Cyclone III器件系列的PLL
Cyclone III器件系列提供多达四个药片提供可靠的时钟
管理和综合的器件时钟管理，外部系统时钟
管理，以及高速的I / O接口。
f
有关每个设备密度的PLL数量的详细信息，请参阅
篇章。
Cyclone III器件系列的PLL具有相同的核心模拟结构。
列出了Cyclone III器件系列的PLL提供的功能。
表5-3 。的Cyclone III器件系列PLL硬件特性
硬件特性
C（输出计数器）
M，N ，C计数器大小
专用时钟输出
时钟输入引脚
扩频输入时钟跟踪
级联PLL
补偿模式
相移分辨率
可编程占空比
输出计数器级联
输入时钟切换
用户模式重构
锁定丢失检测
注释
（1）C计数器的范围从1到512 ，如果输出时钟使用一个50 ％的占空比。对于使用任何输出时钟
非50 ％占空比，后缩放计数器的范围从1到256 。
（ 2）仅适用如果输入时钟抖动是在输入抖动容限的规范。
（3 ）最小相移由电压控制振荡器（VCO）周期除以8决定。为
度递增， Cyclone III器件系列可移至少45 °的增量所有输出频率。
小角度增量可能取决于频率和鸿沟参数。
供货情况
5
1至512
1单端或差分1对
4单端或2个差分对的
v
通过GCLK
源同步模式，无补偿
模式，正常模式，零延迟缓冲器模式
下降到96 ps递增
v
v
v
v
v
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷
ALTERA [ ALTERA CORPORATION ]
