第5章:时钟网络和PLL的Cyclone III器件系列
时钟网络
5–5
示出的时钟控制块。
图5-1 。时钟控制模块
时钟控制模块
内部逻辑
CLK或CLK CDP
静态时钟选择
(3)
启用/
关闭
全球
时钟
CLK [ n + 3中]
CLK [N + 2 ]
CLK [ n + 1个]
CLK [N ]
C0
C1
inclk1
inclk0
f
IN
PLL
C2
C3
C4
CLKSWITCH
(1)
静态时钟
SELECT
(3)
CLKSELECT[1..0]
(2)
内部逻辑
(4)
注释
(1)在
CLKSWITCH
信号既可以通过在配置文件或设置动态使用手动PLL切换功能时设置的。该
多路复用器的输出是输入时钟(六
IN
)为PLL 。
(2)在
clkselect[1..0]
信号由内部逻辑送入并用于动态地选择时钟源GCLK当所述设备处于用户
模式。
(3 )静态时钟选择信号在配置文件中设置。因此,动态控制中,当设备处于用户模式是不可行的。
( 4 )可以使用内部逻辑来启用或禁用在用户模式下的GCLK 。
每个PLL生成经过5个时钟输出
c[4..0]
计数器。其中的两个
时钟可通过一个时钟控制模块驱动GCLK ,如图
f
有关如何使用时钟控制模块在Quartus更多信息
®
II
软件,请参考
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷