第5章：时钟网络和PLL的Cyclone III器件系列
时钟网络
5–7
输入到在每边的五个时钟控制块必须从中选出
下面的时钟源：
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■
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四个时钟输入引脚
五PLL计数器输出
两
DPCLK
销和两个
CDPCLK
同时从左右两侧，和四个销
DPCLK
销和两个
CDPCLK
从顶部和底部锁销
从内部逻辑五个信号
■
从上面列出的时钟源中，只有两个时钟输入管脚，两个PLL时钟输出，
一
DPCLK
or
CDPCLK
销，并从内部逻辑一个源可以驱动任何给定的
时钟控制模块，如图
出了这五个输入任何时钟控制模块，两个时钟输入引脚和两个
PLL输出动态选择要养活一家GCLK 。时钟控制模块
支持静态选择从内部逻辑信号。
示出了5个时钟控制块的简化版本的每一侧
Cyclone III器件系列外围。
图5-3 。在Cyclone III器件系列的每个侧面时钟控制模块
时钟输入引脚
PLL输出
CDPCLK
DPCLK
内部逻辑
5
4
5
2
2或4
时钟
控制
块
5
GCLK
5个时钟控制
每面块
该装置的
注意
（1）在设备的左侧和右侧有两个
DPCLK
销;该装置的顶部和底部有四个
DPCLK
销。
GCLK网络断电
您可以同时使用禁用的Cyclone III器件系列GCLK （断电）
静态和动态的方法。在静态的方法，配置位的设定
通过Quartus II软件，它会自动禁用生成的配置文件
未使用的GCLK 。动态时钟使能或禁用功能使内部逻辑
控制时钟使能或禁用的Cyclone III器件系列中的GCLK的。
当一个时钟网络被禁用，所有由时钟网络喂逻辑是在
关闭状态，从而降低了装置的总功率消耗。此功能
是独立PLL的和直接的时钟网络上被施加，如图
可以设置在输入时钟源和
CLKENA
对于GCLK多路复用器的信号
通过使用ALTCLKCTRL宏功能Quartus II软件。
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欲了解更多信息，请参阅
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷
ALTERA [ ALTERA CORPORATION ]
