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第5章:时钟网络和PLL的Cyclone III器件系列
时钟网络
GCLK网络时钟源产生
显示的Cyclone III器件系列的PLL ,时钟输入和时钟控制
对于不同的器件密度块位置。
图5-2 。 PLL ,时钟[] , DOCK []和时钟控制模块位置的Cyclone III器件系列
DPCLK[11.10]
CDPCLK7
2
DPCLK[9..8]
CDPCLK6
CLK[11..8]
4
2
(3)
4
5
4
PLL
3
CDPCLK0
(3)
(2)
PLL
2
CDPCLK5
(2)
2
4
2
GCLK[19..0]
DPCLK0
20
4
20
DPCLK1
时钟控制
块
(1)
4
5
(2)
CDPCLK1
5
PLL
1
(3)
4
2
CDPCLK2
CLK[15..12]
DPCLK[3..2]
DPCLK[5..4]
4
2
CDPCLK3
4
2
(2)
GCLK[19..0]
2
20
20
时钟控制
块
(1)
5
4
DPCLK7
CLK[3..0]
4
CLK[7..4]
DPCLK6
4
(3)
CDPCLK4
PLL
4
注释
(1)有五个每侧时钟控制块。
(2)只有一个的角落
CDPCLK
在每个角销可以同时喂时钟控制块。你可以用其他的
CDPCLK
引脚
通用I / O引脚。
( 3 )远程时钟引脚可以养活过多的PLL专用时钟路径。然而,这些路径都不能完全补偿。
的Cyclone III器件手册
第1卷
2012年7月Altera公司