Preliminary
VG37648041AT
256M:x4, x8, x16
VIS
CMOS Synchronous Dynamic RAM
Pin Configuration
256M DDR SDRAM (x4/x8/x16) Pin-out
64M X 4
32M X 8
16M X 16
V
V
SS
VDD
V
SS
VDD
VDD
SS
66
65
64
1
2
Top View
NC
V
DQ15
DQ7
DQ0
DQ0
NC
VDDQ
VDDQ
VDDQ
V
V
3
4
5
6
SSQ
SSQ
SSQ
66 PIN TSOP(II)
(400 mil x 875 mil)
(0.65 mm PIN PITCH)
NC
DQ6
NC
DQ3
NC
63
62
61
60
59
58
DQ14
DQ13
NC
DQ1
DQ2
DQ1
DQ0
V
V
V
V
NC
DQ5
V
V
SSQ
V
SSQ
SSQ
DDQ
DDQ
DDQ
NC
NC
DQ12
DQ11
NC
7
8
NC
NC
DQ3
DQ4
Bank Address:
BA0-BA1
DQ2
V
V
V
DDQ
9
V
SSQ
V
SSQ
SSQ
DDQ
DDQ
NC
DQ10
NC
57
56
55
54
53
NC
10
11
12
13
DQ5
DQ6
NC
Row Address:
A0-A12
DQ4
DQ2
DQ9
DQ3
DQ1
V
V
V
V
SSQ
DDQ
DDQ
V
SSQ
DDQ
V
SSQ
NC
NC
DQ8
NC
NC
NC
NC
NC
VDDQ
DQ7
NC
NC
NC
VDDQ
Auto Precharge:
A10
14
15
V
V
V
VDDQ
52
SSQ
SSQ
SSQ
NC
NC
LDQS
NC
DQS
NC
VREF
NC
NC
UDQS
NC
VREF
DQS
NC
VREF
51
50
49
48
16
17
18
19
20
21
22
23
24
V
V
V
DD
DD
DD
V
V
V
SS
SS
SS
NC
NC
WE
NC
NC
LDM
WE
47
46
45
44
UD
DM
UDM
NC
WE
CK
CK
CK
CK
CKE
NC
CAS
RAS
CAS
RAS
CK
CKE
NC
CK
CKE
NC
CAS
RAS
CS
NC
43
CS
NC
CS
NC
A
A
A
25
26
27
42
41
12
12
12
A
A
A
A
A
BA0
BA0
11
11
9
11
9
BA0
A
A
A
9
40
39
BA1
BA1
BA1
A
A
8
8
8
A
/AP
A
/AP
28
29
A
/AP
10
10
10
A
A
7
7
7
6
38
37
A
A
A
A
0
0
1
0
A
A
A
6
6
A
30
31
A
1
1
A
A
A
A
A
36
35
34
A
2
2
5
5
5
2
A
A
32
33
A
A
A
A
3
3
3
4
4
4
V
V
V
V
V
V
DD
DD
DD
SS
SS
SS
Column Address Table
Organization
Column Address
A0-A9,A11
A0-A9
64Mx4
32Mx8
16Mx16
A0-A8
Document : 1G5-0157
Rev.1
Page3
VML [ VANGUARD INTERNATIONAL SEMICONDUCTOR ]
