初步信息
本地输出时钟控制
该FMIC提供四个输出时钟这是
永远赶出设备。 FRAME的输出
时钟具有占空比和周期等于MVIP
F0的信号。在CLK2和CLK4输出时钟
相同于MVIP C2和C4的时钟信号。
该CLK8输出提供一个8.192MHz的时钟。该
帧脉冲和输出时钟可被用来
提供框架和时钟信号，串行
接口比ST-总线等，如GCI总线。
时序图和在设置参数
图19和20以及相关的表。
本地输出时钟控制寄存器中所定义
表11 - “本地时钟控制（ LOC_CLK ）
注册“ 。寄存器允许用户程序
四个本地输出时钟的极性。在
此外，该寄存器包括4只读位
这表明逻辑电平EX_8KA ， EX_8KB ，
该装置的DACK0和DACK1输入引脚。
本地串行接口
本地串行接口上4个输入实现
销的LDI [0：3 ]和4个输出引脚的LDO [0：3 ] 。它可以是
通过在四个不同的配置中的一种编程
设置在SER_MODE相应的位
寄存器（参见图7 - “串行模式
（ SER_MODE ）寄存器“） 。
在串行配置1时，数据速率被设置为
的2Mb / s的。每个输入流都与一个串行相关
输入引脚和每个串行输出流关联
带有串行输出引脚。有32个通道
引脚。
在串行配置2时，数据速率被设置为
为4MB /秒。本地流0和1被复用到
输入和输出引脚的LDI [0]和LDO [0]和流
2和3被多路复用到输入和输出引脚
LDI的[2]和LDO [2]。有64个通道每个引脚
和数据流被多路复用到引脚
表12中所示 - “ SER_CNFG位（控
当地的串行数据流配置） “ 。
在串行配置3时，数据速率被设置为
8MB /秒。所有四个局部流被多路复用到
销的LDI [0]和LDO [0]。有128个通道
引脚和流复用到的引脚
表12中所示 - “ SER_CNFG位（控
当地的串行数据流配置） “ 。
在串行配置4 ，数据速率被设置为
的2Mb / s的数据流0和1的4Mb / s的数据流2
和3流0和1有序列关联
销LDI / O [ 0 ]和LDI / O [ 1 ] ，分别为。 2流
和3被多路复用到销的LDI [2]和LDO [2]。
该数据流被多路复用到销所示
表12 - “ SER_CNFG位（控制结构
当地的串行数据流） “ 。
可编程的帧信号
MT90810
的互连费提供两组独立地
可编程输出帧信号：
FGA [ 0:11 ] A组输出的帧信号
程序
by
FRAME
开始
注册
A
（ FRMA_STRT ）和帧模式寄存器A
（ FRMA_MODE ） 。 FGB [ 0:11 ] B组输出帧
信号通过帧开始编程寄存器B
（ FRMB_STRT ）和帧模式寄存器B
（ FRMB_MODE ） 。
成帧信号可用于驱动串行
巴士接口比ST -BUS等。
一组帧中的功能特征
输出信号是通过在MODE位控制
帧模式寄存器。表13 - “框集团模式
位“定义了各种模式。
在模式0下，帧组输出取决于
位在帧开始和帧模式状态
寄存器。的位在帧开始时的值
寄存器x （ x是或A组为A，B为B组）
被赶出引脚FGX [ 0 ： 7 ]位和值
0到帧模式寄存器x 3驱动输出引脚
FGX [ 8:11 ] 。该模式设备复位后选择
当两个寄存器的所有位都被清零。
在模式1中，该帧群的第4输出端
FGX [ 0 ： 3 ]都可以在编程输出
模式0每一帧组等8个输出
可作为输出驱动器能够为MVIP DSI /
流内DSO通道。 FGA4到FGA11
输出对应的输出驱动器能够为
流0到7范围内MVIP DSO信道
分别。例如，如果只有两个DSO信道
0和2上的数据流0 ，启用则
相应的通道0和2上FGA4将
拉低，而其余信道将被留
高。同样， FGB4到FGB11输出对应
输出驱动器能够为MVIP DSI公司渠道
内流0到7。
在模式2中，帧组A&B被编程为
输出帧脉冲与本地串口使用
的数据流（参见图16 - “帧脉冲
时序模式2 “更多细节） 。位置
在一组中的第一帧信号的由下式确定
一个11位的数量。量是FMIC状态
数（ 16MHz的时钟周期期间的数
一帧）减去一个。的低8位，这
量存在于该帧的开始寄存器，并
上3位位于该帧模式
帧信号的register.The宽度确定
由FRM_TYPE位在帧模式中的状态
寄存器，可以是一个单一的比特单元的时间或8
位元次。在同一组中的所有帧的信号
（ A或B ）遵循相互顺序，也就是说，
第一FGX [0]被断言然后正好是8位的细胞倍
购买FGX [1]被断言等等，直到最后
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