初步信息
MT90810
EX_8KA
EX_8KB
C4b
SEC8K
1, 5
PLL_MODE
2, 6
3, 7
16MHz
EX_8KA
数字
PLL
（采样）
风声鹤唳4.096MHz
60ns的峰值抖动
EX_8KB
1
0
SEL_S8K
SEC8K
2
EN_SEC8K
FRAME
4
X2
外
16MHz晶振
X1
DIV 4
1
2区
外部8kHz的
F0b
0
PLL_MODE
XCLK_SEL
2
0
模拟PLL
A
AA
AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA
PLL_LO
A
AA
4.096MHz
A
UP /
AA
相
A
AA
A
AA
A
比较下来
AA
A
AA
A
AA
外
A
AA
A
AA
环
A
AA
A
AA
滤波器
A
AA
A
AA
16MHz
DIV
VCO
A
AA
A
AA
DIV 4
2
@32MHz
A
AA
A
AA
A
AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA
PLL_LI
AA
A
AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA
AA
8kHz
FRAME
F0b
FMIC
CLK8
状态
C4b
机
CLK4
C2o
CLK2
图4 - 时钟控制功能框图
为8kHz时钟。数字PLL状态机的时钟
在16.384MHz的。数字锁相环通过保持锁
偶尔跌落或重复一个16.384MHz的
所生成的4.096MHz时钟的时钟周期。
因此， 4.096MHz时钟的抖动等于
约60ns的。如果数字PLL的输出被选择
作为输入到所述模拟PLL ，具有缓慢的环路滤波器
一个时间常数大于几个8kHz的帧将
理顺抖动。
时钟振荡器引脚X1和X2可以被用于
外部16.384MHz的晶体或针X1可用于
直接作为时钟输入， X2悬空。
当X1用作一个时钟输入，频率
该时钟可被选择为任一或16.384MHz的
8.192MHz的或4.096MHz通过改变XCLK_SEL
位在CLK_CNTL寄存器。
整体FMIC状态机所有时间
导出，是由计时的16.384MHz的输出
模拟PLL ，该器件的主时钟。国家
机控制中的互连费所有定时和具有
周期等于一个MVIP帧（为8kHz ） 。这种状态
该机既可以自由运行或同步至一个
8kHz的源如MVIP F0的信号或
外部8kHz参考。
请参阅图4 - “时钟控制功能块
图“的进一步细节。
一个PLL和状态机的操作是
由时钟控制寄存器来控制所述
图6 - “时钟控制（ CLK_CNTRL ）注册”
和表8〜表10的时钟电路（ PLL和
状态机）工作在八个不同的模式。
他们是：
FMIC作为定时硕士（模式0 ）
该FMIC配置为时序主控
（ CLK_CNTRL寄存器清零， PLL模式0
选中）复位后。外部16.384MHz的输入
由四个分割和用作输入到模拟
锁相环因此内部主时钟相位锁定到
16.384MHz的振荡器。该FMIC状态机
自由运行，并且不同步任何
外部8kHz的来源。
在这种模式下，时钟控制的XLCK_SEL位
寄存器可以被编程以容纳一
8.192MHz的或外部的4.096MHz时钟，而不是
默认16.384MHz的。
该FMIC成为MVIP主时MVIP_MST
位被置位控制/状态寄存器。此模式
当互连费芯片是成为定时可用于
主系统中有没有数字网络
连接（ T1或E1 ） 。
FMIC为MVIP从（方式4 ）
当选择该模式， MVIP C4时钟
选择作为输入到所述模拟PLL 。该FMIC
内部主时钟，然后同步到
MVIP总线时序。该FMIC状态机也
同步到MVIP F0的帧信号。
在控制/状态寄存器中的MVIP_MST位
当该装置处于模式4作为不应该被设定
该FMIC完全是奴隶， MVIP总线时序。
2-151
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