MT90810
该组中的成帧信号被断言。距离
一个框架内的连续帧脉冲之间
基团可以是一个2,4或的8Mb / s的信道时间和
可以由两个比特在帧模式中指定
注册。
模式3是相同的模式2以外的极性
帧脉冲的逻辑反转。
请参阅表13〜 16的详细信息，帧起始
和帧模式寄存器。
所有的帧信号FGA [ 0点11分]和FGB [ ○点11 ]是
提供100引脚PQFP封装。
初步信息
微处理器接口
的互连费被配置并且经由控制
微处理器接口。微处理器
接口包括组合的地址/数据总线的
AD [ 0：7] ，地址位A [ 0：1] ，芯片选择位CS，
的RD和WR信号，地址锁存允许
（ALE）信号和中的RDY信号。如果ALE是联系在一起
VSS的接口作为英特尔非复用
与AD接口[0：7 ]一辆载有唯一的数据和
引脚A [ 0：1]作为地址线。如果是ALE
与VCC相连的接口作为摩托罗拉
由于地址：使用A [ 1 0 ]非复用接口
线RD成为DS和WR成为R / W 。
如果ALE为有效（在访问切换），则
接口作为英特尔多路接口
在AD [0：7 ]一辆载有地址和数据，并
在A [ 0 ： 1 ]引脚使用。中的RDY信号作为
IOCHRDY英特尔模式，为DTACK摩托罗拉
模式。
在所有模式下的互连费解码四个读/写
在微处理器的地址空间寄存器
根据表2 ， “互连费的I / O地址” 。
延迟通过MT90810
通过互连费切换延迟取决于
输入和输出流，源和目的
信道，以及， I / O数据速率。摘要
对于该设备的吞吐量延迟值被设置在
表1中，“吞吐量延迟值” 。最低
延迟可以实现在MT90810依赖于
选择用于数据流的数据速率。当切换
从较慢的输入数据速率，以更快的输出数据
率，最小延迟由快输出设置
数据速率和最大延迟是由设置
较慢的输入数据速率。当从一个更快的开关
输入数据速率为较低的输出数据速率，则
最小延迟是由较慢的输出数据速率设置
和最大延迟是由快输入设定
数据速率。
输入 - 输出
率
吞吐量延迟
民
最大
地址
A[1:0]
0 [00]
1 [01]
2 [10]
3 [11]
注册
MCS - 主控制/状态寄存器
LAR - 低地址寄存器
AMR - 地址模式寄存器
IDR - 间接数据寄存器
表2
-
FMIC I / O地址
2.048 - 2.048Mb / s的2×的2Mb / s的T.S. 1 FR 。 + 2×的2Mb / s的T.S.
4.096 - 4.096Mb / s的3×的4Mb / s的T.S. 1 FR 。 + 5×的4Mb / s的T.S.
8.192 - 8.192Mb / s的5×的8Mb / s的T.S. 1 FR 。 + 11×的8Mb / s的T.S.
2.048 - 4.096Mb / s的3×的4Mb / s的T.S. 1 FR 。 + 2×的2Mb / s的T.S.
2.048 - 8.192Mb / s的5×的8Mb / s的T.S. 1 FR 。 + 2×的2Mb / s的T.S.
4.096 - 2.048Mb / s的2×的2Mb / s的T.S. 1 FR 。 + 5×的4Mb / s的T.S.
8.192 - 2.048Mb / s的2×的2Mb / s的T.S. 1 FR 。 + 11×的8Mb / s的T.S.
表1 - 吞吐量延迟值
T.S. =时隙同义使用渠道
FR = 125μs的帧
2MB / s的T.S. = 3.9μs
为4MB /秒T.S. = 1.95μs
8MB / s的T.S. = 0.975μs
微处理器接口提供读取和
写访问所有的寄存器。当
微处理器执行读或写
寄存器，微处理器周期是一个快速循环（在
英特尔模式时， RDY位没有被拉低，而在
摩托罗拉模式， DTACK立即断言） 。
当微处理器执行一个读或写操作
数据存储器或连接存储器，所述
微循环是一个缓慢的周期（在英特尔模式，
在RDY被拉低，直到周期结束，在
摩托罗拉模式DTACK是不是有效，直到周期
完成） 。
软件控制
的互连费控制寄存器，以及所述连接
存储器和数据存储器是通过访问
间接寻址。
执行写入操作，以一种间接的位置，
低地址寄存器（ LAR ）和地址模式
寄存器（ AMR）的寄存器必须先初始化。该
低8位的间接地址被写入到
LAR ，然后间接地址的高位比特
伴随着相应位的设置来选择
该MT90810的初始化
RESET引脚应持有在低
初始化和上电，以确保所有的内部
寄存器和连接和数据记忆
清除。
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