EBE10AD4AGFA
Block Diagram
VSS
/RCS0
RS
RS
RS
RS
DQS9
/DQS9
DQS0
/DQS0
/CS
DM
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
/CS
DM
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
DQS /DQS
RS
RS
RS
RS
RS
RS
RS
RS
RS
4
RS
RS
RS
RS
RS
RS
RS
RS
RS
4
DQ0
to DQ3
DQ0
to DQ3
DQ0 to DQ3
DQ4 to /DQ7
D0
D9
RS
RS
RS
RS
DQS10
/DQS10
DQS1
/DQS1
/CS
DM
/CS
DM
4
4
DQ0
to DQ3
DQ0
to DQ3
DQ8 to DQ11
DQ12 to DQ15
D1
D10
RS
RS
RS
RS
DQS11
/DQS11
DQS2
/DQS2
/CS
DM
/CS
DM
4
4
DQ0
to DQ3
DQ16 to DQ19
DQ0
to DQ3
DQ20 to DQ23
D2
D11
RS
RS
RS
RS
DQS12
/DQS12
DQS3
/DQS3
/CS
DM
/CS
DM
4
4
DQ0
to DQ3
DQ24 to DQ27
DQ28 to DQ31
DQ0
to DQ3
D3
D12
RS
RS
RS
RS
DQS13
/DQS13
DQS4
/DQS4
/CS
DM
/CS
DM
4
4
DQ0
to DQ3
DQ0
to DQ3
DQ32 to DQ35
DQ36 to DQ39
D4
D13
RS
RS
RS
RS
DQS14
/DQS14
DQS5
/DQS5
/CS
DM
/CS
DM
4
4
DQ0
to DQ3
DQ0
to DQ3
DQ40 to DQ43
DQ44 to DQ47
D5
D14
RS
RS
RS
RS
DQS15
/DQS15
Serial PD
DQS6
/DQS6
SCL
SDA
SCL
SDA
/CS
DM
/CS
DM
U0
4
4
DQ0
to DQ3
DQ48 to DQ51
DQ52 to DQ55
DQ0
to DQ3
D6
D15
A1 A2
WP A0
RS
RS
RS
RS
SA0 SA1
SA2
DQS7
DQS16
/DQS16
/DQS7
/CS
DM
/CS
DM
VDDSPD
VDD
Serial PD
4
4
DQ0
to DQ3
DQ56 to DQ59
DQ0
to DQ3
D0 to D17
DQ60 to DQ63
D7
D16
D0 to D17
D0 to D17
VREF
VSS
RS
RS
RS
RS
DQS8
DQS17
/DQS17
/DQS8
/CS
DM
/CS
DM
D0 to D17: 512M bits DDR2 SDRAM
U0: 2k bits EEPROM
4
4
DQ0
to DQ3
DQ0
to DQ3
CB0 to CB3
CB4 to CB7
RS: 22Ω
D8
D17
PLL: CUA877
Register: SSTUA32866
R
S
2
/CS*
/RCS0 -> /CS: SDRAMs D0 to D17
R
E
G
I
S
T
E
R
R
S
R
S
R
S
BA0 to BA1
A0 to A13
/RAS
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D17
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D17
/RRAS -> /RAS: SDRAMs D0 to D17
/RCAS -> /CAS: SDRAMs D0 to D17
RCKE0 -> CKE: SDRAMs D0 to D17
/RWE -> /WE: SDRAMs D0 to D17
P
L
L
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D17
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D17
CK0
/CK0
PCK7 -> CK: register
/PCK7 -> /CK: register
R
S
R
S
R
S
R
S
/RESET
OE
/CAS
CKE0
/WE
ODT0
RODT0 -> ODT0: SDRAMs D0 to D17
/RST
3
Signals for Address and Command Parity Function
3
/RESET*
PCK7
/PCK7
*
3
*
VSS
VDD
C0 Register A
C1
VDD C0 Register B
C1
VDD
Notes:
Par_In
PAR_IN
PPO
/QERR
PAR_IN
PPO
/QERR
1. DQ wring may be changed within a nibble.
/Err_Out
2. /CS connects to D/CS of register and /CSR of register2.
/CSR of register1 and D/CS of register2 connects to VDD.
3. /RESET, PCK7 and /PCK7 connect to both registers.
Other signals to one of two registers.
100kΩ
Preliminary Data Sheet E0865E11 (Ver. 1.1)
8
ELPIDA [ ELPIDA MEMORY ]
