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    EPM1270GT144I4N 参数 Datasheet PDF下载

    EPM1270GT144I4N图片预览
    型号： EPM1270GT144I4N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Flash PLD, 8.1ns, 980-Cell, CMOS, PQFP144, 22 X 22 MM, 0.50 MM PITCH, LEAD FREE, TQFP-144]
    分类和应用： LTE输入元件可编程逻辑
    文件页数/大小： 108 页 / 1342 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号EPM1270GT144I4N的Datasheet PDF文件第61页浏览型号EPM1270GT144I4N的Datasheet PDF文件第62页浏览型号EPM1270GT144I4N的Datasheet PDF文件第63页浏览型号EPM1270GT144I4N的Datasheet PDF文件第64页浏览型号EPM1270GT144I4N的Datasheet PDF文件第66页浏览型号EPM1270GT144I4N的Datasheet PDF文件第67页浏览型号EPM1270GT144I4N的Datasheet PDF文件第68页浏览型号EPM1270GT144I4N的Datasheet PDF文件第69页  
    Hot Socketing and Power-On Reset in MAX II Devices  
    Figure 4–3. ESD Protection During Positive Voltage Zap  
    I/O  
    Source  
    D
    Gate  
    PMOS  
    N+  
    Drain  
    P-Substrate  
    G
    I/O  
    Drain  
    S
    Gate  
    N+  
    NMOS  
    Source  
    GND  
    GND  
    When the I/O pin receives a negative ESD zap at the pin that is less than  
    –0.7 V (0.7 V is the voltage drop across a diode), the intrinsic  
    P-Substrate/N+ drain diode is forward biased. Therefore, the discharge  
    ESD current path is from GND to the I/O pin, as shown in Figure 4–4.  
    Altera Corporation  
    December 2007  
    4–5  
    MAX II Device Handbook, Volume 1  

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