512MB, 1GB, 2GB Registered DIMMs
DDR2 SDRAM
Functional Block Diagram: 2GB, 256Mx72 Module(populated as 2 rank of x4 DDR2 SDRAMs)
M393T5750CZ3 / M393T5750CZA
VSS
RS1
RS0
DQS0
DQS0
DM0/DQS9
NC/DQS9
Serial PD
DM
CS DQS DQS
DM/ CS DQS DQS
I/O 0
DM
CS DQS DQS
DM
CS DQS DQS
DQ0
DQ4
DQ5
DQ6
DQ7
SCL
I/O 0
I/O 0
I/O 0
SDA
DQ1
DQ2
DQ3
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D0
D18
D9
D27
WP A0 A1 A2
SA0 SA1 SA2
DQS1
DM1/DQS10
DQS1
NC/DQS10
V
V
Serial PD
D0 - D35
D0 - D35
D0 - D35
DDSPD
DM
CS DQS DQS
DM/ CS DQS DQS
I/O 0
DM
CS DQS DQS
DM
CS DQS DQS
DQ8
DQ12
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
/V
DQ9
DQ13
DQ14
DQ15
I/O 1
DD DDQ
D1
D19
D10
D28
DQ10
DQ11
I/O 2
I/O 3
VREF
DQS2
DM2/DQS11
DQS2
NC/DQS11
V
SS
DM
CS DQS DQS
DM/ CS DQS DQS
I/O 0
DM
CS DQS DQS
DM
CS DQS DQS
DQ16
DQ20
DQ21
DQ22
DQ23
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQ17
DQ18
DQ19
I/O 1
I/O 2
I/O 3
D2
D20
D11
D29
Signals for Address and Command
Parity Function (M393T5750CZA)
DQS3
DM3/DQS12
DQS3
NC/DQS12
Register A1
V
V
C0
C1
SS
DD
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DQ24
DQ28
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQ25
DQ26
DQ27
DQ29
DQ30
DQ31
D3
D21
D12
D30
PPO
PAR_IN
QERR
DQS4
DM4/DQS13
DQS4
NC/DQS13
Register B1
PPO
V
V
C0
C1
PAR_IN
DD
DD
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DQ32
DQ36
DQ37
DQ38
DQ39
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
PAR_IN
DQ33
DQ34
DQ35
D4
D22
D13
D31
Err_Out
QERR
DQS5
DM5/DQS14
100K ohms
DQS5
NC/DQS14
Register A2
V
C0
C1
SS
DD
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
V
DQ40
DQ44
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
PPO
PAR_IN
DQ41
DQ42
DQ43
DQ45
DQ46
DQ47
D5
D23
D14
D32
QERR
DQS6
DM6/DQS15
Register B2
DQS6
NC/DQS15
V
V
C0
C1
DD
DD
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DQ48
DQ52
DQ53
DQ54
DQ55
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
PPO
PAR_IN
DQ49
DQ50
DQ51
D6
D24
D15
D33
QERR
DQS7
DM7DQS16
Register A1 and A2 share the a part of Add/
Cmd input signal set.
DQS7
NC/DQS16
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DQ56
DQ60
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
Register B1 and B2 share the rest part of Add/
Cmd input signal set.
DQ57
DQ58
DQ59
DQ61
DQ62
DQ63
D7
D25
D16
D34
DQS8
DM8/DQS17
The resistors on Par_In, A13, A14, A15, BA2
and the signal line of Err_Out refer to the sec-
tion: "Register Options for Unused Address
inputs"
DQS8
NC/DQS17
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
DM
CS DQS DQS
CB0
CB4
CB5
CB6
CB7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
CB1
CB2
CB3
D8
D26
D17
D35
S0*
S1*
BA0-BA1
A0-A13
RAS
CAS
WE
CKE0
CKE1
ODT0
ODT1
RSO-> CS : DDR2 SDRAMs D0-D17
RS1-> CS : DDR2 SDRAMs D18-D35
RBA0-RBA1 -> BA0-BA1 : DDR2 SDRAMs D0-D35
RA0-RA13 -> A0-A13 : DDR2 SDRAMs D0-D35
RRAS -> RAS : DDR2 SDRAMs D0-D35
RCAS -> CAS : DDR2 SDRAMs D0-D35
RWE -> WE : DDR2 SDRAMs D0-D35
RCKE0 -> CKE : DDR2 SDRAMs D0-D17
RCKE1 -> CKE : DDR2 SDRAMs D18-D35
RODT0 -> ODT0 : DDR2 SDRAMs D0-D17
RODT1 -> ODT1 : DDR2 SDRAMs D18-D35
1:2
R
E
G
I
S
T
E
R
RST
RESET**
PCK7**
PCK7**
CK0
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D35
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D35
* S0 connects to DCS and S0 connects to CSR on a Register,
S1 connects to DCS and S0 connects to CSR on another Register.
** RESET, PCK7 and PCK7 connects to both Registers.
Other signals connect to one of two Registers.
P
L
L
CK0
PCK7 -> CK : Register
OE
RESET
PCK7 -> CK : Register
Rev. 1.2 Aug. 2005
SAMSUNG [ SAMSUNG ]
