64M DDR SDRAM
K4D623238B-GC
PIN CONFIGURATION (Top View)
2
3
4
5
6
7
8
9
10
11
12
13
B
C
D
E
F
DQS0
DM0
VSSQ
DQ3
DQ2
DQ0
DQ31
DQ29
DQ28
VSSQ
DM3
DQS3
DQ4
DQ6
VDDQ
DQ5
VDDQ
DQ16
DQ18
DM2
DQ20
DQ23
WE
NC
VSSQ
VDD
VDDQ
VSSQ
VSS
DQ1
VDDQ
VDD
VDDQ
VDD
DQ30
VSSQ
VDDQ
VSSQ
VSS
NC
VDDQ
DQ26
VDDQ
DQ15
DQ13
DM1
DQ27
DQ25
DQ24
DQ14
DQ12
DQS1
DQ10
DQ8
VSSQ
VSSQ
VDD
DQ7
VSSQ
VSS
VSS
VSS
VSS
VSS
VSSQ
VSS
DQ17
DQ19
DQS2
DQ21
DQ22
CAS
VDDQ
VDDQ
NC
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
VDDQ
VDDQ
NC
Thermal Thermal Thermal Thermal
VSS VSS VSS VSS
G
H
J
Thermal Thermal Thermal Thermal
VSS VSS VSS VSS
Thermal Thermal Thermal Thermal
VSS VSS VSS VSS
Thermal Thermal Thermal Thermal
VDDQ
VDDQ
VDD
VDDQ
VDDQ
VDD
DQ11
DQ9
NC
VSS
A10
A2
VSS
VDD
RFU3
A3
VSS
VDD
A9
VSS
RFU1
A5
K
L
NC
RAS
NC
NC
BA1
RFU2
A7
CK
CK
MCL
M
N
CS
NC
BA0
A0
A1
A4
A6
A8/AP
CKE
VREF
NOTE:
1. RFU1 is reserved for A12
2. RFU2 is reserved for BA2
3. RFU3 is reserved for A11
4. VSS Thermal balls are optional
PIN DESCRIPTION
CK,CK
CKE
CS
Differential Clock Input
Clock Enable
BA0, BA1
A0 ~A10
Bank Select Address
Address Input
Data Input/Output
Power
Chip Select
DQ0 ~ DQ31
VDD
RAS
CAS
WE
Row Address Strobe
Column Address Strobe
Write Enable
VSS
Ground
VDDQ
VSSQ
NC
Power for DQ’s
Ground for DQ’s
No Connection
Must Connect Low
DQS
DM
Data Strobe
Data Mask
RFU
Reserved for Future Use
MCL
- 4 -
Rev. 1.4 (Sep. 2002)
SAMSUNG [ SAMSUNG ]
