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K4D623238B-GC/L45 参数 Datasheet PDF下载

K4D623238B-GC/L45图片预览
型号: K4D623238B-GC/L45
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内容描述: 64Mbit的DDR SDRAM [64Mbit DDR SDRAM]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 17 页 / 149 K
品牌: SAMSUNG [ SAMSUNG ]
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64M DDR SDRAM  
K4D623238B-GC  
AC CHARACTERISTICS  
-33  
-40  
Min  
-45  
-50  
-55  
-60  
Parameter  
Symbol  
Unit Note  
Min  
Max  
Max  
Min Max Min Max Min Max Min  
Max  
CL=3  
CL=4  
-
-
5.0  
4.0  
5.0  
4.5  
5.0  
5.5  
6.0  
ns  
ns  
-
-
-
CK cycle time  
7
10  
10  
10  
10  
10  
tCK  
CL=5  
3.3  
-
-
-
-
-
ns  
CK high level width  
CK low level width  
0.45  
0.45  
-0.6  
-0.6  
-
0.55  
0.55  
0.6  
0.6  
0.35  
1.1  
0.6  
1.15  
-
0.45  
0.45  
-0.6  
-0.6  
-
0.55  
0.55  
0.6  
0.6  
0.4  
1.1  
0.6  
1.15  
-
0.45  
0.45  
-0.7  
-0.7  
-
0.55  
0.55  
0.7  
0.7  
0.45  
1.1  
0.6  
1.2  
-
0.45  
0.45  
-0.7  
-0.7  
-
0.55  
0.55  
0.7  
0.7  
0.45  
1.1  
0.6  
1.2  
-
0.45  
0.55 0.45  
0.55 tCK  
0.55 tCK  
tCH  
tCL  
0.45  
0.55 0.45  
DQS out access time from CK  
Output access time from CK  
-0.75 0.75 -0.75  
-0.75 0.75 -0.75  
0.75  
0.75  
0.5  
ns  
ns  
tDQSCK  
tAC  
Data strobe edge to Dout edge tDQSQ  
-
0.5  
1.1  
0.6  
-
ns  
1
Read preamble  
tRPRE  
0.9  
0.4  
0.85  
0
0.9  
0.4  
0.85  
0
0.9  
0.4  
0.8  
0
0.9  
0.4  
0.8  
0
0.9  
0.4  
0.75  
0
0.9  
0.4  
1.1  
tCK  
tCK  
Read postamble  
tRPST  
0.6  
CK to valid DQS-in  
DQS-In setup time  
DQS-in hold time  
1.25 0.75  
1.25 tCK  
tDQSS  
tWPRES  
tWPREH  
tWPST  
tDQSH  
tDQSL  
-
0
-
ns  
tCK  
tCK  
tCK  
tCK  
ns  
0.35  
0.4  
0.4  
0.4  
0.9  
0.9  
0.35  
0.35  
-
0.35  
0.4  
0.4  
0.4  
0.9  
0.9  
0.4  
0.4  
-
0.3  
0.4  
0.4  
0.4  
1.0  
1.0  
0.45  
0.45  
-
0.3  
0.4  
0.4  
0.4  
1.0  
1.0  
0.45  
0.45  
-
0.25  
0.4  
0.4  
0.4  
1.1  
1.1  
0.5  
0.5  
-
0.6  
0.6  
0.6  
-
0.25  
0.4  
0.4  
0.4  
1.1  
1.1  
0.5  
0.5  
-
0.6  
0.6  
0.6  
-
DQS write postamble  
DQS-In high level width  
DQS-In low level width  
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
Address and Control input setup tIS  
Address and Control input hold tIH  
-
-
-
-
-
-
ns  
DQ and DM setup time to DQS  
tDS  
-
-
-
-
-
-
ns  
DQ and DM hold time to DQS  
tDH  
-
-
-
-
-
-
ns  
tCLmin  
or  
tCHmin  
tHP-  
tCLmin  
or  
tCHmin  
tCLmin  
or  
tCHmin  
tHP-  
tCLmin  
or  
tCHmin  
tHP-  
tCLmin  
or  
tCHmin  
tCLmin  
or  
tCHmin  
Clock half period  
-
-
-
-
-
-
-
-
-
-
-
-
ns  
ns  
1
1
tHP  
Data output hold time from DQS  
tHP-0.4  
tHP-0.5  
tHP-0.5  
tQH  
0.35  
0.45  
0.45  
Simplified Timing @ BL=2, CL=4  
tCH  
tCL  
tCK  
0
1
2
3
4
5
6
7
8
CK, CK  
CS  
tIS  
tIH  
tDQSCK  
tDQSS  
tWPREH  
tDQSH  
tDQSL  
tRPRE  
tRPST  
DQS  
tWPRES  
tDQSQ  
tDS tDH  
tAC  
DQ  
DM  
Qa1  
Qa2  
Db0  
Db1  
COMMAND  
WRITEB  
READA  
- 13 -  
Rev. 1.4 (Sep. 2002)  
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