31. STS.L from MACH/L: 1 issue cycle
D
I
EX
S
MA
32. LDS to FPSCR: 1 issue cycle
D
I
EX
S
NA
F1
F1
F1
33. LDS.L to FPSCR: 1 issue cycle
D
I
EX
S
MA
F1
F1
F1
S
34. Fixed-point multiplication: 2 issue cycles
DMULS.L, DMULU.L, MUL.L, MULS.W, MULU.W
D
I
EX
D
S
(CPU)
(FPU)
NA
EX
NA
f1
f1
f1
f1
S
F2
FS
35. MAC.W, MAC.L: 2 issue cycles
D
I
EX
D
S
(CPU)
(FPU)
MA
EX
MA
f1
f1
f1
f1
F2
FS
36. Single-precision floating-point computation: 1 issue cycle
FCMP/EQ,FCMP/GT, FADD,FLOAT,FMAC,FMUL,FSUB,FTRC,FRCHG,FSCHG
D
I
F1
FS
F2
37. Single-precision FDIV/SQRT: 1 issue cycle
D
I
F1
FS
F3
F2
F1
F2
FS
38. Double-precision floating-point computation 1: 1 issue cycle
FCNVDS, FCNVSD, FLOAT, FTRC
D
I
F1
d
FS
F2
F2
F1
FS
39. Double-precision floating-point computation 2: 1 issue cycle
FADD, FMUL, FSUB
D
I
F1
d
FS
F2
F1
d
F2
F1
d
FS
F2
F1
d
FS
F2
F1
FS
F2
F1
FS
F2
FS
Figure 8.2 Instruction Execution Patterns (cont)
Rev. 6.0, 07/02, page 198 of 986
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