40. Double-precision FCMP: 2 issue cycles
FCMP/EQ,FCMP/GT
D
I
F1
D
FS
F2
F2
F1
FS
41. Double-precision FDIV/SQRT: 1 issue cycle
FDIV, FSQRT
D
I
F1
d
F2
F1
FS
F2
F3
F1
F2
F1
FS
F2
F1
FS
F2
FS
42. FIPR: 1 issue cycle
I
D
F0
F1
F2
FS
43. FTRV: 1 issue cycle
FS
I
D
F0
d
F1
F0
d
F2
F1
F0
d
FS
F2
F1
F2
F1
F0
FS
F2
FS
: Cannot overlap a stage of the same kind, except when two instructions are
executed in parallel.
Notes:
??
D
: Locks D-stage
: Register read only
d
: Locks, but no operation is executed.
: Can overlap another f1, but not another F1.
??
f1
Figure 8.2 Instruction Execution Patterns (cont)
Rev. 6.0, 07/02, page 199 of 986
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