Preliminary Internet Data Sheet
HYI25DC512[16/80]0CE
512-Mbit Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
–6
Unit
Note1)/ Test
Condition
DDR333
Min.
Min.
Max.
Max.
2)3)4)5)
2)3)4)5)
DQ and DM input setup time tDS
0.4
0.2
—
—
0.45
0.2
—
—
ns
DQS falling edge hold time
from CK (write cycle)
tDSH
tCK
2)3)4)5)
DQS falling edge to CK setup tDSS
0.2
—
0.2
—
tCK
time (write cycle)
2)3)4)5)
Clock Half Period
tHP
min. (tCL, tCH
)
—
min. (tCL, tCH) —
ns
ns
2)3)4)5)7)
Data-outhigh-impedancetime tHZ
—
+0.7
—
+0.7
from CK/CK
Address and control input hold tIH
time
0.6
0.7
2.2
0.6
0.7
–0.7
2
—
0.75
0.8
—
—
—
—
—
ns
ns
ns
ns
ns
fast slew rate
3)4)5)6)8)
—
slow slew
rate3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse tIPW
width (each input)
—
2.2
Address and control input
setup time
tIS
—
0.75
0.8
fast slew rate
3)4)5)6)8)
—
slow slew
rate3)4)5)6)8)
2)3)4)5)7)
Data-out low-impedance time tLZ
from CK/CK
+0.70
—
–0.70
2
+0.70 ns
2)3)4)5)
2)3)4)5)
Mode register set command tMRD
cycle time
—
—
tCK
DQ/DQS output hold time
from DQS
tQH
t
HP –tQHS
—
tHP –tQHS
—
ns
Data hold skew factor
tQHS
—
—
+0.50
+0.50
+0.50 ns
+0.55 ns
TFBGA
2)3)4)5)
—
TSOPII
2)3)4)5)
2)3)4)5)
2)3)4)5)
Active to Autoprecharge delay tRAP
Active to Precharge command tRAS
tRCD
—
tRCD
42
—
ns
40
70E+3
70E+ ns
3
2)3)4)5)
Active to Active/Auto-refresh tRC
55
—
60
—
ns
command period
2)3)4)5)
Active to Read or Write delay tRCD
15
—
—
18
—
—
ns
2)3)4)5)8)
Average Periodic Refresh
Interval
tREFI
7.8
7.8
µs
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
Precharge command period
Read preamble
tRP
15
—
18
—
ns
tCK
tCK
ns
tRPRE
tRPST
0.9
0.40
10
1.1
0.60
—
0.9
0.40
12
1.1
0.60
—
Read postamble
Active bank A to Active bank B tRRD
command
Rev. 0.7, 2006-12
22
11292006-TAIE-H645
QIMONDA [ QIMONDA AG ]
