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HYI25DC512160CE-5 参数 Datasheet PDF下载

HYI25DC512160CE-5图片预览
型号: HYI25DC512160CE-5
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内容描述: 512 - Mbit的双数据速率SDRAM [512-Mbit Double-Data-Rate SDRAM]
分类和应用: 动态存储器
文件页数/大小: 30 页 / 1716 K
品牌: QIMONDA [ QIMONDA AG ]
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Preliminary Internet Data Sheet  
HYI25DC512[16/80]0CE  
512-Mbit Double-Data-Rate SDRAM  
TABLE 18  
AC Operating Conditions  
Parameter  
Symbol  
Values  
Unit Note/ Test  
Condition  
Min.  
Max.  
1)2)3)  
Input High (Logic 1) Voltage, DQ, DQS and DM Signals  
Input Low (Logic 0) Voltage, DQ, DQS and DM Signals  
Input Differential Voltage, CK and CK Inputs  
VIH(AC)  
VIL(AC)  
VID(AC)  
VIX(AC)  
V
REF + 0.31  
V
1)2)3)  
0.7  
V
V
REF – 0.31  
DDQ + 0.6  
V
1)2)3)4)  
V
1)2)3)5)  
Input Closing Point Voltage, CK and CK Inputs  
0.5 × VDDQ  
0.5 × VDDQ  
+
V
0.2  
0.2  
1)  
VDDQ = 2.5 V ± 0.2 V, VDD = +2.5 V ± 0.2 V (DDR200 - DDR333); VDDQ = 2.6 V ± 0.1 V, VDD = +2.6 V ± 0.1 V (DDR400); 0 °C TA 70 °C  
2) Input slew rate = 1 V/ns.  
3) Inputs are not recognized as valid until VREF stabilizes.  
4)  
VID is the magnitude of the difference between the input level on CK and the input level on CK.  
5) The value of VIX is expected to equal 0.5 × VDDQ of the transmitting device and must track variations in the DC level of the same.  
TABLE 19  
AC Timing - Absolute Specifications for DDR400B and DDR333  
Parameter  
Symbol –5  
–6  
Unit  
Note1)/ Test  
Condition  
DDR400B  
DDR333  
Min.  
Max.  
Min.  
Max.  
2)3)4)5)  
2)3)4)5)  
DQ output access time from tAC  
CK/CK  
–0.5  
+0.5  
–0.7  
+0.7  
ns  
CK high-level width  
Clock cycle time  
tCH  
tCK  
0.45  
0.55  
8
0.45  
6
0.55  
12  
tCK  
ns  
ns  
ns  
tCK  
tCK  
5
CL = 3.0 2)3)4)5)  
CL = 2.5 2)3)4)5)  
CL = 2.0 2)3)4)5)  
6
12  
12  
0.55  
)
6
12  
7.5  
7.5  
0.45  
12  
2)3)4)5)  
CK low-level width  
tCL  
0.45  
0.55  
2)3)4)5)6)  
Auto precharge write recovery tDAL  
(tWR/tCK)+(tRP/tCK  
+ precharge time  
2)3)4)5)  
2)3)4)5)  
DQ and DM input hold time  
tDH  
0.4  
0.45  
1.75  
ns  
ns  
DQ and DM input pulse width tDIPW  
1.75  
(each input)  
2)3)4)5)  
2)3)4)5)  
DQS output access time from tDQSCK  
CK/CK  
–0.6  
0.35  
+0.6  
–0.6  
0.35  
+0.6  
ns  
DQS input low (high) pulse  
width (write cycle)  
tDQSL,H  
tDQSQ  
tCK  
DQS-DQ skew (DQS and  
associated DQ signals)  
+0.40  
+0.40  
1.25  
+0.40 ns  
+0.45 ns  
TFBGA  
2)3)4)5)  
TSOPII  
2)3)4)5)  
2)3)4)5)  
Write command to 1st DQS  
latching transition  
tDQSS  
0.72  
0.75  
1.25  
tCK  
Rev. 0.7, 2006-12  
21  
11292006-TAIE-H645  
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