欢迎访问ic37.com |
会员登录 免费注册
发布采购

HYB25DC512800CE-6 参数 Datasheet PDF下载

HYB25DC512800CE-6图片预览
型号: HYB25DC512800CE-6
PDF下载: 下载PDF文件 查看货源
内容描述: 512 - Mbit的双数据速率SDRAM [512-Mbit Double-Data-Rate SDRAM]
分类和应用: 存储内存集成电路光电二极管动态存储器双倍数据速率
文件页数/大小: 35 页 / 1891 K
品牌: QIMONDA [ QIMONDA AG ]
 浏览型号HYB25DC512800CE-6的Datasheet PDF文件第20页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第21页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第22页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第23页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第25页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第26页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第27页浏览型号HYB25DC512800CE-6的Datasheet PDF文件第28页  
Internet Data Sheet  
HYB25DC512[800/160]C[E/F]  
512-Mbit Double-Data-Rate SDRAM  
TABLE 18  
AC Operating Conditions  
Parameter  
Symbol  
Values  
Unit Note/ Test  
Condition  
Min.  
Max.  
1)2)3)  
Input High (Logic 1) Voltage, DQ, DQS and DM Signals  
Input Low (Logic 0) Voltage, DQ, DQS and DM Signals  
Input Differential Voltage, CK and CK Inputs  
VIH(AC)  
VIL(AC)  
VID(AC)  
VIX(AC)  
V
REF + 0.31  
V
1)2)3)  
0.7  
V
V
REF – 0.31  
DDQ + 0.6  
V
1)2)3)4)  
V
1)2)3)5)  
Input Closing Point Voltage, CK and CK Inputs  
0.5 × VDDQ  
0.5 × VDDQ  
+
V
0.2  
0.2  
1)  
VDDQ = 2.5 V ± 0.2 V, VDD = +2.5 V ± 0.2 V (DDR200 - DDR333); VDDQ = 2.6 V ± 0.1 V, VDD = +2.6 V ± 0.1 V (DDR400); 0 °C TA 70 °C  
2) Input slew rate = 1 V/ns.  
3) Inputs are not recognized as valid until VREF stabilizes.  
4)  
VID is the magnitude of the difference between the input level on CK and the input level on CK.  
5) The value of VIX is expected to equal 0.5 × VDDQ of the transmitting device and must track variations in the DC level of the same.  
TABLE 19  
AC Timing - Absolute Specifications for PC3200 and PC2700  
Parameter  
Symbol –5  
–6  
Unit Note/ Test  
Condition 1)  
DDR400B  
DDR333  
Min.  
Max.  
Min.  
Max.  
2)3)4)5)  
DQ output access time from  
CK/CK  
tAC  
–0.5  
+0.5  
–0.7  
+0.7  
ns  
2)3)4)5)  
CK high-level width  
Clock cycle time  
tCH  
tCK  
0.45  
0.55  
8
0.45  
6
0.55  
12  
tCK  
5
ns  
ns  
ns  
tCK  
tCK  
CL = 3.0 2)3)4)5)  
CL = 2.5 2)3)4)5)  
CL = 2.0 2)3)4)5)  
6
12  
6
12  
7.5  
12  
7.5  
0.45  
12  
2)3)4)5)  
CK low-level width  
tCL  
0.45  
0.55  
0.55  
2)3)4)5)6)  
Auto precharge write recovery + tDAL  
(tWR/tCK)+(tRP/tCK)  
precharge time  
2)3)4)5)  
DQ and DM input hold time  
tDH  
0.4  
0.45  
1.75  
ns  
ns  
2)3)4)5)6)  
DQ and DM input pulse width  
(each input)  
tDIPW  
1.75  
2)3)4)5)  
2)3)4)5)  
DQS output access time from  
CK/CK  
tDQSCK  
–0.6  
0.35  
+0.6  
–0.6  
0.35  
+0.6  
ns  
tCK  
ns  
ns  
tCK  
DQS input low (high) pulse width tDQSL,H  
(write cycle)  
DQS-DQ skew (DQS and  
associated DQ signals)  
tDQSQ  
tDQSQ  
tDQSS  
+0.40  
+0.40  
1.25  
+0.45  
+0.40  
1.25  
TSOPII  
2)3)4)5)  
DQS-DQ skew (DQS and  
associated DQ signals)  
Write command to 1st DQS  
latching transition  
TFBGA  
2)3)4)5)  
2)3)4)5)  
0.72  
0.75  
Rev. 1.3, 2006-12  
24  
03292006-W2FE-ELDX  
 复制成功!