HYB25D256[400/800/160]B[T/C](L)
256-Mbit Double Data Rate SDRAM
Electrical Characteristics
Table 21
AC Timing - Absolute Specifications PC2100A and PC2100
Symbol –7 –7F
DDR266
Min. Max.
(tWR/tCK) + (tRP/tCK)
Parameter
Unit Note/
Test Condition
DDR266A
Min. Max.
1)
2)3)4)5)6)
Auto precharge write recovery + precharge tDAL
tCK
time
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
tDH
0.5
—
0.5
1.75
–0.75 +0.75
—
ns
ns
ns
tCK
DQ and DM input pulse width (each input) tDIPW
1.75
—
—
DQS output access time from CK/CK
tDQSCK –0.75 +0.75
DQS input low (high) pulse width (write
cycle)
tDQSL,H 0.35
—
0.35
—
DQS-DQ skew (DQS and associated DQ tDQSQ
signals)
—
—
+0.5
+0.5
—
+0.5
+0.5
ns
ns
tCK
FBGA2)3)4)5)
DQS-DQ skew (DQS and associated DQ tDQSQ
signals)
—
TSOP2)3)4)5)
Write command to 1st DQS latching
transition
tDQSS
tDS
0.75 1.25
0.75 1.25
2)3)4)5)
2)3)4)5)
2)3)4)5)
DQ and DM input setup time
0.5
0.2
—
—
0.5
0.2
—
—
ns
DQS falling edge hold time from CK (write tDSH
tCK
cycle)
2)3)4)5)
DQS falling edge to CK setup time (write tDSS
0.2
—
0.2
—
tCK
cycle)
2)3)4)5)
Clock Half Period
tHP
min. (tCL, tCH)
min. (tCL, tCH) ns
2)3)4)5)7)
Data-out high-impedance time from CK/CK tHZ
–0.75 +0.75
–0.75 +0.75
ns
ns
Address and control input hold time
Address and control input hold time
tIH
tIH
0.9
1.0
2.2
0.9
1.0
—
—
—
—
—
0.9
1.0
2.2
0.9
1.0
—
—
—
—
—
fast slew rate
3)4)5)6)8)
ns
ns
ns
ns
slow slew rate
3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse width (each tIPW
input)
Address and control input setup time
Address and control input setup time
tIS
tIS
fast slew rate
3)4)5)6)10)
slow slew rate
3)4)5)6)10)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
Data-out low-impedance time from CK/CK tLZ
–0.75 +0.75
–0.75 +0.75
ns
tCK
ns
ns
ns
ns
Mode register set command cycle time
DQ/DQS output hold time
Data hold skew factor
tMRD
2
—
2
—
tQH
t
HP – tQHS
t
HP –tQHS
tQHS
tQHS
tRAP
tRAS
tRC
—
—
+0.75
+0.75
—
—
+0.75
+0.75
FBGA2)3)4)5)
TSOP2)3)4)5)
Data hold skew factor
2)3)4)5)
Active to Autoprecharge delay
Active to Precharge command
tRCD or tRASmin tRCD or tRASmin
2)3)4)5)
2)3)4)5)
45
65
120E+3 45
120E+3 ns
Active to Active/Auto-refresh command
period
—
65
—
ns
2)3)4)5)
2)3)4)5)
Active to Read or Write delay
tRCD
tREFI
20
—
—
20
—
—
ns
Average Periodic Refresh Interval
7.8
7.8
µs
Data Sheet
64
Rev. 1.21, 2004-07
02102004-TSR1-4ZWW
QIMONDA [ QIMONDA AG ]
