HYB25D256[400/800/160]B[T/C](L)
256-Mbit Double Data Rate SDRAM
Electrical Characteristics
Table 20
AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol –5
DDR400B
–6
Unit Note/ Test
Condition 1)
DDR333
Min.
Min.
Max.
Max.
Write command to 1st DQS
latching transition
tDQSS
0.72
1.25
0.75
1.25
tCK
2)3)4)5)
2)3)4)5)
DQ and DM input setup time
tDS
0.4
0.2
—
—
0.45
0.2
—
—
ns
2)3)4)5)
DQS falling edge hold time
from CK (write cycle)
tDSH
tCK
2)3)4)5)
DQS falling edge to CK setup tDSS
0.2
—
0.2
—
tCK
time (write cycle)
2)3)4)5)
Clock Half Period
tHP
min. (tCL, tCH) —
+0.7
min. (tCL, tCH) —
ns
2)3)4)5)7)
Data-out high-impedance time tHZ
from CK/CK
—
–0.7
0.75
0.8
+0.7
ns
Address and control input hold tIH
time
0.6
—
—
—
—
—
—
ns
ns
ns
ns
ns
fast slew rate
3)4)5)6)8)
0.7
2.2
0.6
0.7
–0.7
2
—
slow slew
rate3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse tIPW
width (each input)
—
2.2
Address and control input
setup time
tIS
—
0.75
0.8
fast slew rate
3)4)5)6)8)
—
slow slew
rate3)4)5)6)8)
2)3)4)5)7)
Data-out low-impedance time tLZ
from CK/CK
+0.70
—
–0.70
2
+0.70 ns
2)3)4)5)
Mode register set command
cycle time
tMRD
—
—
tCK
2)3)4)5)
DQ/DQS output hold time
Data hold skew factor
tQH
t
HP –tQHS
—
t
HP –tQHS
ns
tQHS
—
+0.50
—
+0.50 ns
TFBGA
2)3)4)5)
—
+0.50
—
—
+0.55 ns
TSOPII
2)3)4)5)
2)3)4)5)
Active to Autoprecharge delay tRAP
Active to Precharge command tRAS
t
RCD or tRASmin
t
RCD or tRASmin
—
ns
2)3)4)5)
2)3)4)5)
40
55
70E+3 42
70E+3 ns
Active to Active/Auto-refresh
command period
tRC
—
60
—
ns
2)3)4)5)
Active to Read or Write delay tRCD
15
—
—
18
—
—
ns
2)3)4)5)8)
Average Periodic Refresh
Interval
tREFI
7.8
7.8
µs
2)3)4)5)
Auto-refresh to Active/Auto-
refresh command period
tRFC
70
—
72
—
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
Precharge command period
Read preamble
tRP
15
—
18
—
ns
tRPRE
tRPST
0.9
0.40
1.1
0.60
0.9
0.40
1.1
0.60
tCK
tCK
Read postamble
Data Sheet
62
Rev. 1.21, 2004-07
02102004-TSR1-4ZWW
QIMONDA [ QIMONDA AG ]
