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    ML87V5002 参数 Datasheet PDF下载

    ML87V5002图片预览
    型号： ML87V5002
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Consumer Circuit, PDSO32, TSOP1-32]
    分类和应用： 光电二极管商用集成电路
    文件页数/大小： 36 页 / 309 K
    品牌： OKI [ OKI ELECTRONIC COMPONETS ]
     浏览型号ML87V5002的Datasheet PDF文件第14页浏览型号ML87V5002的Datasheet PDF文件第15页浏览型号ML87V5002的Datasheet PDF文件第16页浏览型号ML87V5002的Datasheet PDF文件第17页浏览型号ML87V5002的Datasheet PDF文件第19页浏览型号ML87V5002的Datasheet PDF文件第20页浏览型号ML87V5002的Datasheet PDF文件第21页浏览型号ML87V5002的Datasheet PDF文件第22页  
    FEDL87V5002-01  
    OKI Semiconductor  
    ML87V5002  
    INTERNAL REGISTERS  
    Register Map  
    DATA  
    BIT4 BIT3  
    SA  
    Function  
    Default Value  
    xx00_0100b  
    xxx0_0000b  
    xxx0_0000b  
    xxxx_0100b  
    xx01_0000b  
    xx01_0110b  
    0xxx_xxxxb  
    0xxx_xx01b  
    000x_x001b  
    0000_0xxxb  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    0000_0000b  
    BIT7  
    -
    BIT6  
    -
    BIT5  
    BIT2  
    BIT1  
    BIT0  
    0
    DI_SEL  
    Mode setting  
    00h  
    01h  
    02h  
    03h  
    04h  
    05h  
    CMN_DLY  
    THRU  
    POLI  
    POLO  
    -
    INT_EXT NOF_CH  
    1
    1
    1
    1
    1
    FMTI  
    DI_LEN  
    Input data  
    format setting  
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    1
    1
    3
    3
    0
    0
    2
    2
    0
    0
    0
    0
    FMTO  
    DO_LEN  
    Output data  
    format setting  
    BCK_DIV  
    BCKO  
    cycle setting  
    LRCK_DIV  
    LRCKO  
    5
    4
    cycle setting  
    REF_INTVL  
    DRAM refresh  
    5
    -
    4
    -
    3
    2
    1
    -
    0
    -
    interval setting  
    Software  
    06h SFT_RST  
    -
    -
    reset  
    AUTO  
    RSTRT  
    DRAM  
    _RDY  
    Delay  
    07h  
    08h  
    ENBL  
    RUN  
    -
    -
    -
    -
    -
    -
    INT_MASK  
    operation control  
    Operation  
    SRC_CHG SRC_CLK  
    CFG_ERS  
    -
    INIT  
    -
    status  
    Eorror  
    09h TMG_ERR CFG_ERR BCK_ERR  
    0ah  
    OVRN  
    UDRN  
    -
    status  
    MASK  
    Output data  
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    7
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    6
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    5
    4
    3
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    2
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    1
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    0
    mask  
    DLY0_L  
    DLY0_H  
    DLY1_L  
    DLY1_H  
    DLY2_L  
    DLY2_H  
    DLY3_L  
    DLY3_H  
    DLY4_L  
    DLY4_H  
    DLY5_L  
    DLY5_H  
    DLY6_L  
    DLY6_H  
    DLY7_L  
    DLY7_H  
    CH0 delay value setting  
    lower-order 8 bits  
    CH0 delay value setting  
    higher-order 8 bits  
    CH1 delay value setting  
    lower-order 8 bits  
    CH1 delay value setting  
    higher-order 8 bits  
    CH2 delay value setting  
    lower-order 8 bits  
    CH2 delay value setting  
    higher-order 8 bits  
    CH3 delay value setting  
    lower-order 8 bits  
    CH3 delay value setting  
    higher-order 8 bits  
    CH4 delay value setting  
    lower-order 8 bits  
    CH4 delay value setting  
    higher-order 8 bits  
    CH5 delay value setting  
    lower-order 8 bits  
    CH5 delay value setting  
    higher-order 8 bits  
    CH6 delay value setting  
    lower-order 8 bits  
    CH6 delay value setting  
    higher-order 8 bits  
    CH7 delay value setting  
    lower-order 8 bits  
    CH7 delay value setting  
    higher-order 8 bits  
    10h  
    11h  
    12h  
    13h  
    14h  
    15h  
    16h  
    17h  
    18h  
    19h  
    1ah  
    1bh  
    1ch  
    1dh  
    1eh  
    1fh  
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    4
    3
    3
    3
    3
    3
    3
    3
    3
    3
    3
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