MX25L12835F
Figure 35. 4 x I/O Read enhance performance Mode Sequence (SPI Mode)
CS#
Mode 3
Mode 0
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22
n
SCLK
Data
Data
Out 2
Data
Out n
Command
6 ADD Cycles
(Note 2)
Performance
enhance
Out 1
indicator (Note 1)
Configurable
Dummy Cycle (Note 2)
P4 P0
D4 D0 D4 D0
D4 D0
A20 A16 A12 A8 A4 A0
EBh
SIO0
SIO1
SIO2
A21 A17 A13 A9 A5 A1
A22 A18 A14 A10 A6 A2
D5 D1 D5 D1
D6 D2 D6 D2
D5 D1
D6 D2
P5 P1
P6 P2
A23 A19 A15 A11 A7 A3
D7 D3 D7 D3
D7 D3
P7 P3
SIO3
CS#
n+1
...........
n+7......n+9 ........... n+13
...........
Mode 3
Mode 0
SCLK
Data
Out 1
Data
Out 2
Data
Out n
6 ADD Cycles
(Note 2)
Performance
enhance
indicator (Note 1)
Configurable
Dummy Cycle (Note 2)
D4 D0 D4 D0
D4 D0
P4 P0
A20 A16 A12 A8 A4 A0
SIO0
SIO1
SIO2
SIO3
D5 D1 D5 D1
D6 D2 D6 D2
D5 D1
D6 D2
A21 A17 A13 A9 A5 A1
A22 A18 A14 A10 A6 A2
P5 P1
P6 P2
D7 D3 D7 D3
D7 D3
A23 A19 A15 A11 A7 A3
P7 P3
Notes:
1. If not using performance enhance recommend to keep 1 or 0 in performance enhance indicator.
2. Configuration Dummy cycle numbers will be different depending on the bit6 & bit 7 (DC0 & DC1) setting in
configuration register.
P/N: PM1795
REV. 1.0, OCT. 23, 2012
47
Macronix [ MACRONIX INTERNATIONAL ]
