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5SGSMD5K2F40I2LN 参数 Datasheet PDF下载

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型号: 5SGSMD5K2F40I2LN
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内容描述: [Field Programmable Gate Array, 457000-Cell, CMOS, PBGA1517, FBGA-1517]
分类和应用: 可编程逻辑
文件页数/大小: 72 页 / 1228 K
品牌: INTEL [ INTEL ]
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Page 20  
Switching Characteristics  
(1)  
Table 23. Transceiver Specifications for Stratix V GX and GS Devices  
(Part 3 of 7)  
Transceiver Speed  
Grade 1  
Transceiver Speed  
Grade 2  
Transceiver Speed  
Grade 3  
Symbol/  
Description  
Conditions  
Unit  
Min  
Typ  
Max  
Min  
Typ  
Max  
Min Typ  
Max  
Reconfiguration  
clock  
100  
125  
100  
125  
100  
125  
MHz  
(mgmt_clk_clk)  
frequency  
Receiver  
Supported I/O  
Standards  
1.4-V PCML, 1.5-V PCML, 2.5-V PCML, LVPECL, and LVDS  
8500/  
Data rate  
(Standard PCS)  
600  
600  
12200  
600  
12200  
600  
10312.5  
Mbps  
Mbps  
(9), (23)  
(24)  
8500/  
Data rate  
14100  
600  
12500  
600  
10312.5  
(10G PCS) (9), (23)  
(24)  
Absolute VMAX for  
a receiver pin  
1.2  
1.2  
1.2  
V
V
(5)  
Absolute VMIN for  
a receiver pin  
–0.4  
–0.4  
–0.4  
Maximum peak-  
to-peak  
differential input  
voltage VID (diff p-  
p) before device  
configuration (22)  
1.6  
2.0  
1.6  
2.0  
1.6  
2.0  
V
V
VCCR_GXB  
1.0 V/1.05 V  
(VICM  
=
Maximum peak-  
to-peak  
=
0.70 V)  
differential input  
voltage VID (diff p-  
p) after device  
VCCR_GXB  
0.90 V  
(VICM = 0.6 V)  
=
2.4  
2.4  
2.4  
2.4  
2.4  
2.4  
V
V
configuration (18)  
,
(22)  
VCCR_GXB  
0.85 V  
=
(VICM = 0.6 V)  
Minimum  
differential eye  
opening at  
85  
85  
85  
mV  
receiver serial  
(6), (22),  
input pins  
(27)  
Stratix V Device Datasheet  
December 2015 Altera Corporation  
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