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    TLD7002-16ES 参数 Datasheet PDF下载

    TLD7002-16ES图片预览
    型号： TLD7002-16ES
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    内容描述： [The TLD7002-16ES is a 16 channel device with integrated and protected output stages. It is designed to control LEDs with a current up to 76.5 mA as linear current sink (LCS). The power stages can be configured in parallel for higher load currents. Each individual power output stage is configured to a 6-bit current set value stored in the OTP. 16 independent and individual PWM configurations can be set. A high-speed lighting interface is used for device OTP programming, configuration, control and]
    分类和应用：
    文件页数/大小： 82 页 / 3105 K
    品牌： INFINEON [ Infineon ]
     浏览型号TLD7002-16ES的Datasheet PDF文件第10页浏览型号TLD7002-16ES的Datasheet PDF文件第11页浏览型号TLD7002-16ES的Datasheet PDF文件第12页浏览型号TLD7002-16ES的Datasheet PDF文件第13页浏览型号TLD7002-16ES的Datasheet PDF文件第15页浏览型号TLD7002-16ES的Datasheet PDF文件第16页浏览型号TLD7002-16ES的Datasheet PDF文件第17页浏览型号TLD7002-16ES的Datasheet PDF文件第18页  
    TLD7002-16ES  
    Datasheet  
    4 Power supply  
    idle  
    fail-off  
    VS < VS(UV)_fall  
    VS > VS(UV)_rise  
    1)  
    internal fault  
    HSLI(Enter_OTP_mode)  
    init  
    6xHSLI(sync_break)  
    OR HSLI(Enter_init_mode)  
    OTP  
    HSLI(WR_REG:write_OTP) AND  
    GPIN0 = “high“  
    HSLI(WR_REG:emu_OTP) AND  
    GPIN0 = “high“  
    OTP PRG  
    EMU  
    OTP PRG  
    HSLI(Enter_init_mode) OR 6xHSLI(sync_break)  
    1) HSLI or ERRn is not operational  
    Figure 5  
    Power supply operation modes for OTP programming and emulation  
    4.2  
    Idle mode  
    In the idle mode  
    •
    •
    •
    all output channels are switched OFF and  
    the device is reset including configuration and fault registers and  
    the HSLIH and HSLIL bus interface pins are floating.  
    The device enters into Idle mode if the power supply voltage VS < VS(UV)_fall OR internal fault via ꢀail-off mode occurred.  
    4.3  
    Init mode  
    The following functions are available in init mode:  
    •
    •
    •
    •
    Sending and receiving HSLI frames if VDD > VDD(UV)_rise  
    VDD output voltage is available  
    BIST safety mechanism are executed  
    Power output stages are commanded to off, means the DC = 0ꢀ.  
    The device enters into init mode in tIDLE2INIT if:  
    VS > VS(UV)_rise  
    OR in tINIT if:  
    Datasheet  
    14  
    Rev.1.00  
    2022-05-03  

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