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TDA5235 参数 Datasheet PDF下载

TDA5235图片预览

型号：	TDA5235
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内容描述：	增强灵敏度双配置接收器，具有数字基带处理 [Enhanced Sensitivity Double-Configuration Receiver with Digital Baseband Processing]
分类和应用：
文件页数/大小：	259 页 / 6799 K
品牌：	INFINEON [ Infineon ]

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TDA5235

Appendix

Register Overview

Table 2

Register Overview and Reset Value (cont’d)

Register Short Name

A_MID16

Register Long Name

Offset Address Reset Value

Message ID Register 16

Message ID Register 17

Message ID Register 18

Message ID Register 19

Message ID Control Register 0

Message ID Control Register 1

IF1 Register

010_H

011_H

012_H

013_H

014_H

015_H

016_H

017_H

018_H

019_H

01A_H

00_H

00_H

00_H

00_H

00_H

00_H

20_H

04_H

00_H

00_H

00_H

00_H

FF_H

A_MID17

A_MID18

A_MID19

A_MIDC0

A_MIDC1

A_IF1

A_WUC

Wake-Up Control Register

Wake-Up Pattern Register 0

Wake-Up Pattern Register 1

Wake-Up Bit or Chip Count Register

A_WUPAT0

A_WUPAT1

A_WUBCNT

A_WURSSITH1

A_WURSSIBL1

RSSI Wake-Up Threshold for Channel 1 Register 01B_H

RSSI Wake-Up Blocking Level Low Channel 1

Register

01C_H

A_WURSSIBH1

RSSI Wake-Up Blocking Level High Channel 1

Register

01D_H

00_H

A_SIGDETSAT

A_WULOT

Signal Detector Saturation Threshold Register

Wake-up on Level Observation Time Register

Synchronization Search Time-Out Register

SYNC Timeout Timer Register

024_H

025_H

026_H

027_H

028_H

029_H

02A_H

02B_H

02C_H

02D_H

02E_H

02F_H

030_H

031_H

032_H

033_H

034_H

035_H

036_H

037_H

038_H

039_H

03A_H

10_H

00_H

87_H

FF_H

00_H

00_H

02_H

00_H

00_H

00_H

00_H

00_H

00_H

42_H

00_H

2B_H

03_H

08_H

40_H

00_H

07_H

00_H

00_H

A_SYSRCTO

A_TOTIM_SYNC

A_TOTIM_TSI

A_TOTIM_EOM

A_AFCLIMIT

A_AFCAGCD

A_AFCSFCFG

A_AFCK1CFG0

A_AFCK1CFG1

A_AFCK2CFG0

A_AFCK2CFG1

A_PMFUDSF

A_AGCSFCFG

A_AGCCFG0

A_AGCCFG1

A_AGCTHR

TSI Timeout Timer Register

EOM Timeout Timer Register

AFC Limit Configuration Register

AFC/AGC Freeze Delay Register

AFC Start/Freeze Configuration Register

AFC Integrator 1 Gain Register 0

AFC Integrator 1 Gain Register 1

AFC Integrator 2 Gain Register 0

AFC Integrator 2 Gain Register 1

Peak Memory Filter Up-Down Factor Register

AGC Start/Freeze Configuration Register

AGC Configuration Register 0

AGC Configuration Register 1

AGC Threshold Register

A_DIGRXC

Digital Receiver Configuration Register

RSSI Peak Detector Bit Position Register

Image Supression Fc Selection Register

Pre Decimation Factor Register

A_PKBITPOS

A_ISUPFCSEL

A_PDECF

A_PDECSCFSK

Pre Decimation Scaling Register FSK Mode

Data Sheet

173

V1.0, 2010-02-19

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