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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第487页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第488页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第489页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第490页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第492页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第493页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第494页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第495页  
    TC39x BC/BD-Step  
    Electrical SpecificationEthernet Interface (ETH) Characteristics  
    3.24.4  
    ETH RMII Parameters  
    In the following, the parameters of the RMII (Reduced Media Independent Interface) are described.  
    Table 3-56 ETH RMII Signal Timing Parameters valid for 3.3V  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    Max.  
    ETH_RMII_REF_CL clock  
    period  
    t
    13 SR  
    -
    20  
    -
    ns  
    ns  
    ns  
    ns  
    50ppm ; CL=25pF  
    CL=25pF  
    ETH_RMII_REF_CL clock high t14 SR  
    time  
    7 1)  
    7 1)  
    4
    -
    13 2)  
    13 2)  
    -
    ETH_RMII_REF_CL clock low  
    time  
    t
    t
    15 SR  
    16 CC  
    -
    CL=25pF  
    ETHTXEN, ETHTXD[1:0],  
    ETHRXD[1:0], ETHCRSDV;  
    setup time 3)  
    -
    CL=25pF  
    ETHTXEN, ETHTXD[1:0],  
    ETHRXD[1:0], ETHCRSDV;  
    hold time 3)  
    t
    17 CC  
    2
    -
    -
    ns  
    CL=25pF  
    1) Defined by 35% of clock period.  
    2) Defined by 65% of clock period.  
    3) For ETHRXD and ETHCRSDV signals this parameter is a SR.  
    t13  
    t15  
    t14  
    ETH_RMII_REF_CL  
    ETH_RMII_REF_CL  
    t16  
    t17  
    ETHTXEN,  
    ETHTXD[1:0],  
    ETHRXD[1:0],  
    ETHCRSDV,  
    ETHRXER  
    Valid Data  
    ETH_Timing-RMII.vsd  
    Figure 3-20 ETH RMII Signal Timing  
    Data Sheet  
    491  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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