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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第488页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第489页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第490页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第491页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第493页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第494页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第495页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第496页  
    TC39x BC/BD-Step  
    Electrical SpecificationEthernet Interface (ETH) Characteristics  
    3.24.5  
    ETH RGMII Parameters  
    In the following, the parameters of the RGMII are described.  
    Table 3-57 ETH RGMII Signal Timing Parameters valid for 3.3V  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    36  
    Max.  
    44  
    TX Clock period  
    t
    19 CC  
    40  
    400  
    8
    ns  
    ns  
    ns  
    ps  
    ns  
    100Mbps  
    10Mbps  
    Gigabit  
    360  
    7.2  
    -500  
    1
    440  
    8.8  
    Data to Clock Output skew  
    t
    t
    20 CC  
    21 SR  
    0
    500  
    2.6  
    Data to Clock input skew (at  
    receiver)  
    1.8  
    SKEWCTL.RXCFG =  
    0;SKEWCTL.TXCFG=  
    0
    Clock duty cycle  
    t
    t
    duty CC  
    40  
    50  
    50  
    -
    60  
    %
    %
    %
    %
    10/100Mbps  
    Gigabit  
    45  
    55  
    GREFCLK duty cycle  
    duty_in SR  
    45  
    55  
    GREFCLK Input accuracy  
    ACC SR  
    -0.005  
    -
    0.005  
    Figure 3-21 ETH RGMII TX Signal Timing (Delay on Destination (DoD))  
    Figure 3-22 ETH RGMII RX Signal Timing (Delay on Source (DoS))  
    Data Sheet  
    492  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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