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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第486页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第487页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第488页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第489页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第491页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第492页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第493页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第494页  
    TC39x BC/BD-Step  
    Electrical SpecificationEthernet Interface (ETH) Characteristics  
    3.24.3  
    ETH MII Parameters  
    In the following, the parameters of the MII (Media Independent Interface) are described.  
    Table 3-55 ETH MII Signal Timing Parameters  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    Max.  
    Clock period  
    t7 SR  
    -
    40  
    -
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    CL=25pF ;  
    baudrate=100Mbps  
    -
    400  
    -
    CL=25pF ;  
    baudrate=10Mbps  
    Clock high time  
    Clock low time  
    t8 SR  
    t9 SR  
    14  
    -
    -
    -
    -
    26  
    CL=25pF ;  
    baudrate=100Mbps  
    140 1)  
    14  
    260 2)  
    26  
    CL=25pF ;  
    baudrate=10Mbps  
    CL=25pF ;  
    baudrate=100Mbps  
    140 1)  
    260 2)  
    CL=25pF ;  
    baudrate=10Mbps  
    Input setup time  
    Input hold time  
    t
    t
    t
    10 SR  
    11 SR  
    12 CC  
    10  
    10  
    0
    -
    -
    -
    -
    ns  
    ns  
    ns  
    CL=25pF  
    CL=25pF  
    CL=25pF  
    -
    Output valid time  
    25  
    1) Defined by 35% of clock period.  
    2) Defined by 65% of clock period.  
    t7  
    t9  
    t8  
    ETH_MII_RX_CLK  
    ETH_MII_TX_CLK  
    ETH_MII_RX_CLK  
    t10  
    t11  
    ETH_MII_RXD[3:0]  
    ETH_MII_RX_DV  
    ETH_MII_RX_ER  
    (sourced by PHY )  
    Valid Data  
    ETH_MII_TX_CLK  
    t12  
    ETH_MII_TXD[3:0]  
    ETH_MII_TXEN  
    Valid Data  
    (sourced by controller )  
    ETH_Timing-MII.vsd  
    Figure 3-19 ETH MII Signal Timing  
    Data Sheet  
    490  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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