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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第483页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第484页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第485页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第486页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第488页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第489页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第490页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第491页  
    TC39x BC/BD-Step  
    Electrical SpecificationMSC Timing 5 V Operation  
    Table 3-52 Medium (m) driver for clock/data valid for 5V  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    2 * TA  
    -10  
    Max.  
    -
    FCLPx clock period  
    t
    t
    t
    t
    40 CC  
    400 CC  
    44 CC  
    45 CC  
    -
    -
    -
    -
    ns  
    ns  
    ns  
    ns  
    CL=50pF  
    CL=50pF  
    CL=50pF  
    CL=50pF  
    Deviation from ideal duty cycle  
    SOPx output delay  
    10  
    20  
    20  
    -20  
    ENx output delay  
    -20  
    Table 3-53 Upstream Interface  
    Parameter  
    Symbol  
    Values  
    Unit  
    Note / Test Condition  
    Min.  
    Typ.  
    Max.  
    -
    SDI bit time  
    SDI rise time  
    SDI fall time  
    t
    t
    t
    46 SR  
    48 SR  
    49 SR  
    8 * tMSC  
    -
    -
    -
    ns  
    ns  
    ns  
    -
    -
    200  
    200  
    t40  
    t400  
    FCLP  
    SOP  
    t44  
    t44  
    t45  
    t45  
    0.5 VEXT/FLEX  
    EN  
    t48  
    t49  
    0.9 VEXT/FLEX  
    0.1 VEXT/FLEX  
    SDI  
    t46  
    t46  
    MSC_Timing_A.vsd  
    Figure 3-16 MSC Interface Timing  
    Note:The SOP data signal is sampled with the falling edge of FCLP in the target device.  
    Data Sheet  
    487  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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