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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第480页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第481页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第482页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第483页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第485页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第486页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第487页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第488页  
    TC39x BC/BD-Step  
    Electrical SpecificationQSPI Timings, Master and Slave Mode  
    Table 3-48 Slave mode timing (cont’d)  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    6
    Max.  
    MTSR setup to SCLK latching  
    edge  
    t
    56 SR  
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    Input Level AL  
    Input Level TTL  
    Input Level AL  
    Input Level TTL  
    Input Level AL  
    Input Level TTL  
    Input Level AL  
    Input Level TTL  
    6
    -
    MTSR hold from SCLK latching t57 SR  
    edge  
    4
    -
    6
    -
    SLSI setup to first SCLK shift  
    edge  
    t
    t
    t
    58 SR  
    59 SR  
    60 CC  
    4
    -
    6
    -
    SLSI hold from last SCLK  
    latching edge  
    3
    -
    6
    -
    MRST delay from SCLK shift  
    edge  
    5
    35  
    driver = strong edge =  
    medium ; CL=50pF  
    2
    -
    -
    -
    24  
    80  
    -
    ns  
    ns  
    ns  
    driver = strong edge =  
    sharp ; CL=50pF  
    15  
    14  
    medium driver ;  
    CL=50pF  
    medium driver ;  
    CL=50pF; SCR SSC  
    t50  
    t500  
    0.5 VEXT/FLEX  
    SCLK1)2)  
    MTSR1)  
    t51  
    SAMPLING POINT  
    0.5 VEXT/FLEX  
    t52  
    t53  
    MRST1)  
    Data valid  
    Data valid  
    t510  
    SLSOn2)  
    0.5 VEXT/FLEX  
    1) This timing is based on the following setup: ECON.CPH = 1, ECON.CPOL = 0, ECON.B=0 (no sampling point delay).  
    2) t510 is the deviation from the ideal position configured with the leading delay, BACON.LPRE and BACON.LEAD > 0.  
    QSPI_TmgMM.vsd  
    Figure 3-14 Master Mode Timing  
    Data Sheet  
    484  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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