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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第472页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第473页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第474页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第475页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第477页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第478页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第479页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第480页  
    TC39x BC/BD-Step  
    Electrical SpecificationJTAG Parameters  
    3.19  
    JTAG Parameters  
    The following parameters are applicable for communication through the JTAG debug interface. The JTAG module  
    is fully compliant with IEEE1149.1-2000.  
    Table 3-38 JTAG  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    50  
    10  
    10  
    -
    Max.  
    TCK clock period  
    TCK high time  
    t1 SR  
    t2 SR  
    t3 SR  
    t4 SR  
    t5 SR  
    t6 SR  
    -
    -
    -
    -
    -
    -
    -
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    -
    TCK low time  
    -
    TCK clock rise time  
    TCK clock fall time  
    4
    4
    -
    -
    TDI/TMS setup to TCK rising  
    edge  
    6.0  
    TDI/TMS hold after TCK rising t7 SR  
    6.0  
    -
    -
    ns  
    edge  
    TDO valid after TCK falling edge t8 CC  
    (propagation delay)  
    3.0  
    -
    -
    -
    -
    -
    ns  
    ns  
    ns  
    ns  
    CL≤20pF  
    CL≤50pF  
    -
    25  
    -
    TDO hold after TCK falling edge t18 CC  
    2
    -
    TDO high impedance to valid  
    from TCK falling edge  
    t9 CC  
    25  
    CL≤50pF  
    CL≤50pF  
    TDO valid output to high  
    impedance from TCK falling  
    edge  
    t
    10 CC  
    -
    -
    25  
    ns  
    t1  
    0.9 VEXT  
    0.1 VEXT  
    0.5 VEXT  
    t5  
    t4  
    t2  
    t3  
    MC_JTAG_TCK  
    Figure 3-10 Test Clock Timing (TCK)  
    Data Sheet  
    476  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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