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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第474页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第475页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第476页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第477页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第479页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第480页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第481页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第482页  
    TC39x BC/BD-Step  
    Electrical SpecificationDAP Parameters  
    3.20  
    DAP Parameters  
    The following parameters are applicable for communication through the DAP debug interface.  
    Table 3-39 DAP  
    Parameter  
    Symbol  
    Values  
    Typ.  
    Unit  
    Note / Test Condition  
    Min.  
    Max.  
    DAP0 clock rise time  
    t
    t
    14 SR  
    15 SR  
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    1
    4
    2
    1
    4
    2
    -
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    f=160MHz  
    f=40MHz  
    f=80MHz  
    f=160MHz  
    f=40MHz  
    f=80MHz  
    -
    -
    DAP0 clock fall time  
    -
    -
    -
    DAP1 setup to DAP0 rising edge t16 SR  
    4
    5
    2
    -
    f=40MHz  
    DAP1 hold after DAP0 rising  
    edge  
    t
    t
    17 SR  
    19 CC  
    -
    DAP1 valid per DAP0 clock  
    period  
    4
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    -
    ns  
    ns  
    ns  
    ns  
    ns  
    ns  
    CL=20pF ; f=160MHz  
    CL=20pF ; f=80MHz  
    CL=50pF ; f=40MHz  
    8
    10  
    2
    DAP0 high time  
    DAP0 low time  
    t
    t
    t
    12 SR  
    13 SR  
    11 SR  
    2
    DAP0 clock period  
    6.25  
    Table 3-40 SCR DAP  
    Parameter  
    Symbol  
    Values  
    Unit  
    Note / Test Condition  
    Min.  
    -
    Typ.  
    Max.  
    DAP0 clock rise time  
    DAP0 clock fall time  
    t
    t
    14 SR  
    15 SR  
    -
    -
    -
    -
    8
    8
    -
    ns  
    ns  
    ns  
    ns  
    f=20MHz  
    f=20MHz  
    -
    DAP1 setup to DAP0 rising edge t16 SR  
    10  
    10  
    DAP1 hold after DAP0 rising  
    edge  
    t
    17 SR  
    -
    DAP1 valid per DAP0 clock  
    period  
    t
    19 CC  
    30  
    -
    -
    ns  
    CL=20pF ; f=20MHz  
    DAP0 high time  
    DAP0 low time  
    t
    t
    t
    12 SR  
    13 SR  
    11 SR  
    15  
    15  
    50  
    -
    -
    -
    -
    -
    -
    ns  
    ns  
    ns  
    DAP0 clock period  
    Data Sheet  
    478  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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