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第5章：时钟网络和PLL的Cyclone III器件系列
PLL重配置
给出了PLL重配置功能的功能仿真。
图5-21 。 PLL重配置扫描链
SCANDATA
Dn
D0
最低位
SCANCLK
SCANCLKENA
scandataout
Dn_old
D0_old
Dn
的ConfigUpdate
scandone
ARESET
1
当重新配置所述计数器时钟频率时，相应的计数器相
换档设置不能使用相同的接口重新配置。您可以重新配置
实时相移使用动态相移重配置接口。如果
你重新配置计数器频率，但希望保持相同的非零相移
在时钟输出设置（例如90 ° ） ，则必须重新配置的相移
后重新配置的计数器时钟频率。
后scale计数器（ C0到C4）
您可以在配置乘法或除法值后缩放计数器和占空比
即时的。每个柜台都有一个8位的高时间设置和8位低时间设置。
占空比的输出高或低的时间占总循环时间的比率，也就是
两者的总和。此外，这些计数器有两个控制位，
rbypass ，
为
绕过柜台，并
rselodd ，
选择输出时钟占空比。
当
RBYPASS
位被设置为1，它绕过计数器，产生一个除由一个。
当此位被设置为0时，PLL计算VCO输出的有效划分
基于频率的高低计时指示物。例如，如果后缩放
除法因子为10时，高和低的计数值被设置为5和5分别向
达到50-50 ％的占空比。该PLL通过转换的实现这一占空比
从高至低的VCO输出时钟的上升沿输出时钟。然而，一
4和6设置为高和低的计数值，分别会产生一个
输出时钟用40-60 ％的占空比。
该
rselodd
位表示奇数分频系数为VCO输出频率与
占空比为50％ 。例如，如果后scale鸿沟的因素是三，高，低
时间计值是2和1 ，分别实现这个师。这意味着
67％ -33 ％的占空比。如果你需要一个50 ％ -50 ％的占空比，您必须设置
rselodd
控制位为1，以实现这一占空比尽管奇数分频因子。该PLL
通过转换输出时钟由高到低在实现此占空比
落入VCO输出时钟的边沿。当您设置
rselodd
= 1 ，减0.5个周期
从高时间和增加0.5个周期的低电平时间。
例如：
的Cyclone III器件手册
第1卷
2012年7月Altera公司
ALTERA [ ALTERA CORPORATION ]
