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    EP1S20F672C7N 参数 Datasheet PDF下载

    EP1S20F672C7N图片预览
    型号： EP1S20F672C7N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 2132 CLBs, 18460-Cell, CMOS, PBGA672, 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, BGA-672]
    分类和应用： 栅
    文件页数/大小： 292 页 / 1528 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号EP1S20F672C7N的Datasheet PDF文件第267页浏览型号EP1S20F672C7N的Datasheet PDF文件第268页浏览型号EP1S20F672C7N的Datasheet PDF文件第269页浏览型号EP1S20F672C7N的Datasheet PDF文件第270页浏览型号EP1S20F672C7N的Datasheet PDF文件第272页浏览型号EP1S20F672C7N的Datasheet PDF文件第273页浏览型号EP1S20F672C7N的Datasheet PDF文件第274页浏览型号EP1S20F672C7N的Datasheet PDF文件第275页  
    Table 4–125. High-Speed I/O Specifications for Flip-Chip Packages (Part 4 of 4) Notes (1), (2)  
    -5 Speed Grade  
    -6 Speed Grade  
    -7 Speed Grade  
    -8 Speed Grade  
    Symbol  
    Conditions  
    Unit  
    %
    Min  
    Typ  
    Max  
    Min  
    Typ  
    Max  
    Min  
    Typ  
    Max  
    Min  
    Typ  
    Max  
    tDUTY  
    LVDS (J = 2  
    47.5  
    50  
    52.5  
    47.5  
    50  
    52.5  
    47.5  
    50  
    52.5  
    47.5  
    50  
    52.5  
    through 10)  
    LVDS (J =1)  
    and LVPECL,  
    PCML,  
    45  
    50  
    55  
    45  
    50  
    55  
    45  
    50  
    55  
    45  
    50  
    55  
    %
    HyperTransport  
    technology  
    tLOCK  
    All  
    100  
    100  
    100  
    100  
    μs  
    Notes to Table 4–125:  
    (1) When J = 4, 7, 8, and 10, the SERDES block is used.  
    (2) When J = 2 or J = 1, the SERDES is bypassed.  

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