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    5ASXMB3E4F31I3N 参数 Datasheet PDF下载

    5ASXMB3E4F31I3N图片预览
    型号： 5ASXMB3E4F31I3N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 670MHz, PBGA896, ROHS COMPLIANT, FBGA-896]
    分类和应用： 时钟LTE栅可编程逻辑
    文件页数/大小： 184 页 / 1809 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第152页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第153页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第154页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第155页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第157页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第158页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第159页浏览型号5ASXMB3E4F31I3N的Datasheet PDF文件第160页  
    AV-51002  
    2017.02.10  
    2-52  
    Non DPA Mode High-Speed I/O Specifications  
    Figure 2-5: LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification for a Data Rate < 1.25 Gbps  
    Sinusoidal Jitter Amplitude  
    20db/dec  
    0.1 UI  
    P-P  
    Frequency  
    20 MHz  
    baud/1667  
    Non DPA Mode High-Speed I/O Specifications  
    Table 2-46: High-Speed I/O Specifications for Arria V GZ Devices  
    When J = 3 to 10, use the serializer/deserializer (SERDES) block.  
    When J = 1 or 2, bypass the SERDES block.  
    C3, I3L  
    C4, I4  
    Typ  
    Symbol  
    Conditions  
    Unit  
    Min  
    Typ  
    Max  
    Min  
    Max  
    Sampling Window  
    —
    —
    —
    300  
    —
    —
    300  
    ps  
    Arria V GZ Device Datasheet  
    Send Feedback  
    Altera Corporation  

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