Si3210/Si3211/Si3212
SDI0
SDO
CS
SDI
CS
CPU
SDO
SDI
SDITHRU
SDI1
SDI2
SDI3
SDI
CS
SDO
SDITHRU
SDI
CS
SDO
SDITHRU
SDI
CS
SDO
SDITHRU
Chip Select Byte
Address Byte
Data Byte
SCLK
SDI0
SDI1
SDI2
SDI3
C7 C6 C5 C4 C3 C2 C1 C0
– C7 C6 C5 C4 C3 C2 C1
R/W A6 A5 A4 A3 A2 A1 A0
R/W A6 A5 A4 A3 A2 A1 A0
R/W A6 A5 A4 A3 A2 A1 A0
R/W A6 A5 A4 A3 A2 A1 A0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
–
–
–
–
C7 C6 C5 C4 C3 C2
–
C7 C6 C5 C4 C3
Note: During chip select byte, SDITHRU = SDI delayed by one SCLK. Each device daisy-chained looks at the
LSB of the chip select byte for its chip select.
Figure 26. SPI Daisy Chain Mode
Preliminary Rev. 1.11
45
ETC [ ETC ]
