Functional Overview
3.18 DMA Subbank Addressed Registers
The direct memory access (DMA) controller has several control registers associated with it. The main control
register (DMPREC) is a standard memory-mapped register. However, the other registers are accessed using
the subbank addressing scheme. This allows a set or subbank of registers to be accessed through a single
memory location. The DMA subbank address (DMSA) register is used as a pointer to select a particular
register within the subbank, while the DMA subbank data (DMSD) register or the DMA subbank data register
with autoincrement (DMSDI) is used to access (read or write) the selected register.
When the DMSDI register is used to access the subbank, the subbank address is automatically
postincremented so that a subsequent access affects the next register within the subbank. This autoincrement
feature is intended for efficient, successive accesses to several control registers. If the autoincrement feature
is not required, the DMSDN register should be used to access the subbank. Table 3–26 shows the DMA
controller subbank addressed registers and their corresponding subaddresses.
Table 3–26. DMA Subbank Addressed Registers
NAME
DMSRC0
DMDST0
DMSFC0
DMCTR0
ADDRESS
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
56h/57h
SUB-
ADDRESS
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
DESCRIPTION
DMA channel 0 source address register
DMA channel 0 element count register
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ÁÁÁÁÁ
ÁÁÁÁÁ
DMA channel 0 destination address register
DMA channel 0 sync select and frame count register
DMA channel 0 transfer mode control register
DMA channel 1 source address register
DMA channel 1 element count register
DMA channel 1 destination address register
DMMCR0
DMSRC1
DMDST1
DMSFC1
DMCTR1
DMA channel 1 sync select and frame count register
DMA channel 1 transfer mode control register
DMA channel 2 source address register
DMA channel 2 element count register
DMA channel 2 destination address register
DMMCR1
DMSRC2
DMDST2
DMSFC2
DMCTR2
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
18h
19h
DMA channel 2 sync select and frame count register
DMA channel 2 transfer mode control register
DMA channel 3 source address register
DMA channel 3 element count register
DMA channel 3 destination address register
DMMCR2
DMSRC3
DMDST3
DMSFC3
DMCTR3
DMA channel 3 sync select and frame count register
DMA channel 3 transfer mode control register
DMA channel 4 source address register
DMA channel 4 element count register
DMA channel 4 destination address register
DMMCR3
DMSRC4
DMDST4
DMSFC4
DMCTR4
DMA channel 4 sync select and frame count register
DMA channel 4 transfer mode control register
DMA channel 5 source address register
DMA channel 5 element count register
DMA channel 5 destination address register
DMMCR4
DMSRC5
DMDST5
DMSFC5
DMCTR5
1Ah
1Bh
1Ch
1Dh
1Eh
1Fh
20h
DMA channel 5 sync select and frame count register
DMA channel 5 transfer mode control register
DMMCR5
DMSRCP
DMDSTP
DMIDX0
DMA source program page address (common channel)
DMA element index address register 0
DMA destination program page address (common channel)
52
SPRS007B
November 2001 – Revised July 2003
TI [ TEXAS INSTRUMENTS ]
