AM29BDS640GT93WSF 参数 Datasheet PDF下载

A D V A N C E I N F O R M A T I O N

AC CHARACTERISTICS

wait cycles for initial access shown.

25 ns typ. (40 MHz)

t_CEZ

t_CES

CE#

CLK

t_AVDS

AVD#

t_AVD

t_ACS

t_BDH

A21-A0

t_BACC

t_ACH

Hi-Z

DQ15

DQ0

t_IACC

Da + n

t_ACC

t_OEZ

t_RACC

OE#

RDY

t_OE

Hi-Z

t_RDYS

Note: Figure assumes 6 wait states for initial access, 40 MHz clock, and synchronous read. The Set Configuration Register

command sequence has been written with A18=0; device will output RDY one cycle before valid data.

Figure 15. Burst with RDY Set One Cycle Before Data

May 9, 2002

Am29BDS640G

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