512MB, 1GB, 2GB Registered DIMMs
DDR2 SDRAM
Pin Configurations (Front side/Back side)
Pin
1
Front
Pin
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
Back
Pin
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
Front
Pin
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
Back
Pin
61
62
63
64
Front
Pin
181
182
183
184
Back
Pin
91
92
93
94
95
96
97
98
Front
Pin
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
Back
V
V
V
V
V
V
DQ19
A4
DM5/DQS14
NC/DQS14
REF
SS
SS
DDQ
SS
V
V
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
DQ4
DQ5
V
DQ28
DQ29
A3
A1
DQS5
DQS5
SS
SS
DDQ
V
DQ0
DQ1
V
DQ24
DQ25
A2
SS
V
V
V
V
DQ46
DQ47
SS
SS
DD
DD
SS
V
DM0/DQS9
NC/DQS9
DM3/DQS12
NC/DQS12
KEY
DQ42
DQ43
SS
SS
V
V
DQS0
DQS0
V
DQS3
DQS3
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
CK0
CK0
SS
SS
V
V
V
V
DQ52
DQ53
SS
SS
SS
SS
V
V
V
DQ6
DQ7
V
DQ30
DQ31
DQ48
DQ49
SS
SS
DD
DD
V
DQ2
DQ3
V
DQ26
DQ27
NC/Par_In
A0
99
SS
V
V
V
V
100
101
102
103
104
105
106
107
108
109
110
111
112
113
RFU
RFU
SS
SS
DD
DD
SS
V
DQ12
DQ13
V
CB4
CB5
A10/AP
BA0
BA1
SA2
NC(TEST)
SS
SS
V
V
DQ8
DQ9
V
CB0
CB1
DDQ
SS
V
V
V
RAS
S0
DM6/DQS15
NC/DQS15
SS
SS
DDQ
SS
V
DM1/DQS10
NC/DQS10
DM8/DQS17
NC/DQS17
WE
CAS
DQS6
DQS6
SS
SS
V
V
DQS1
DQS1
V
DQS8
DQS8
DDQ
SS
V
V
V
V
ODT0
A13
DQ54
DQ55
SS
SS
DDQ
SS
4
V
RFU
RFU
V
CB6
CB7
DQ50
DQ51
S1
SS
SS
V
V
RESET
NC
V
CB2
CB3
ODT1
DD
SS
V
V
V
V
DQ60
DQ61
SS
SS
DDQ
SS
SS
V
V
V
DQ14
DQ15
V
DQ36
DQ37
DQ56
DQ57
SS
SS
DDQ
SS
4
V
V
DQ10
DQ11
V
DQ32
DQ33
CKE1
DDQ
SS
V
V
V
CKE0
DM7/DQS16
NC/DQS16
SS
DD
SS
SS
V
V
DQ20
DQ21
DM4/DQS13
NC/DQS13
DQS7
DQS7
NC
NC
SS
DD
SS
V
24
25
26
27
28
29
30
DQ16
DQ17
144
145
146
147
148
149
150
54
55
56
57
58
59
60
NC
174
175
176
177
178
179
180
83
84
85
86
87
88
89
90
DQS4
DQS4
203
204
205
206
207
208
209
210
114
115
116
117
118
119
120
234
235
236
237
238
239
240
SS
V
V
V
V
NC/Err_Out
DQ62
DQ63
SS
DDQ
SS
SS
V
V
V
DM2/DQS11
NC/DQS11
A12
A9
DQ38
DQ39
DQ58
DQ59
SS
DDQ
SS
V
DQS2
DQS2
A11
A7
DQ34
DQ35
SS
V
V
V
V
VDDSPD
SA0
SA1
SS
DD
SS
SS
V
DQ18
V
A5
V
DQ22
DQ23
A8
A6
DQ44
DQ45
SDA
SCL
SS
DD
SS
DQ40
DQ41
V
SS
NC = No Connect, RFU = Reserved for Future Use
1. RESET (Pin 18) is connected to both OE of PLL and Reset of register.
2. The Test pin (Pin 102) is reserved for bus analysis probes and is not connected on normal memory modules (DIMMs)
3. NC/Err_Out ( Pin 55) and NC/Par_In (Pin 68) are for optional function to check address and command parity.
4. CKE1,S1 Pin is used for double side Registered DIMM.
Pin Description
Pin Name
Description
Pin Name
Description
CK0
Clock Inputs, positive line
Clock inputs, negative line
Clock Enables
ODT0~ODT1
DQ0~DQ63
CB0~CB7
On die termination
Data Input/Output
CK0
CKE0, CKE1
RAS
Data check bits Input/Output
Data strobes
Row Address Strobe
Column Address Strobe
Write Enable
DQS0~DQS8
DQS0~DQS8
CAS
Data strobes, negative line
WE
DM(0~8),DQS(9~17) Data Masks / Data strobes (Read)
S0, S1
Chip Selects
DQS9~DQS17
Data strobes (Read), negative line
Reserved for Future Use
No Connect
A0~A9, A11~A13
A10/AP
Address Inputs
RFU
NC
Address Input/Autoprecharge
Memory bus test tool
(Not Connect and Not Useable on DIMMs)
BA0, BA1
DDR2 SDRAM Bank Address
TEST
SCL
Serial Presence Detect (SPD) Clock Input
SPD Data Input/Output
V
V
V
V
V
Core Power
I/O Power
DD
SDA
DDQ
SS
SA0~SA2
Par_In
Err_Out
RESET
SPD address
Ground
Parity bit for the Address and Control bus
Parity error found in the Address and Control bus
Register and PLL control pin
Input/Output Reference
SPD Power
REF
DDSPD
*The VDD and VDDQ pins are tied to the single power-plane on PCB.
Rev. 1.2 Aug. 2005
SAMSUNG [ SAMSUNG ]
