(h) Resource conflict
FDIV FR6,FR7
..................................................
#1
F1
#2
#3
#8
#9
#10
F1
#11
#12
Latency
1 cycle/issue
F2
I
D
I
FS
F1 stage locked for 1 cycle
F3
F2
FS
F1
D
D
I
F2
F1
FS
FMAC FR0,FR8,FR9
FMAC FR0,FR10,FR11
F2
FS
:
FMAC FR0,FR12,FR13
I
F1
D
F2
FS
1 stall cycle (F1 stage resource conflict)
F0
D
F1
I
I
D
I
F2
F1
FS
F2
FIPR FV8,FV0
FADD FR15,FR4
FS
1 stall cycle
LDS.L @R15+,PR
EX
D
D
MA
SX
FS
SX
STC
GBR,R2
I
D
SX
D
NA
SX
S
NA
S
3 stall cycles
F1
d
I
D
F2
F1
FS
F2
F1
FADD DR0,DR2
FS
F2
F1
d
d
FS
F2
F1
d
FS
F2
F1
FS
F2
EX
f1
FS
D
I
MAC.W @R1+,@R2+
MA
S
5 stall cycles
D
EX
f1
MA
f1
S
F2
f1
FS
F2
FS
f1 stage can overlap preceding f1,
but F1 cannot overlap f1.
MAC.W @R1+,@R2+
I
EX
f1
D
MA
S
EX
f1
D
MA
f1
S
F2
f1
FS
F2
S
FS
S
D
MAC.W @R1+,@R2+
FADD DR4,DR6
I
EX
f1
MA
1 stall
cycle
EX
f1
D
MA
f1
F2
f1
FS
F2
F1
FS
F2
F1
I
D
FS
F2
F1
d
3 stall cycles
2 stall cycles
FS
d
d
F2
F1
FS
F2
F1
FS
F2
F1
d
FS
...
Figure 8.3 Examples of Pipelined Execution (cont)
Rev. 6.0, 07/02, page 210 of 986
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