(e) Flow dependency (cont)
I
Effectively 1-cycle latency for consecutive LDS/FLOAT instructions
S
EX
D
D
I
D
I
NA
F1
EX
LDS
R0,FPUL
F2
NA
F1
FS
S
F2
FLOAT FPUL,FR0
LDS R1,FPUL
FLOAT FPUL,R1
I
D
FS
Effectively 1-cycle latency for consecutive
FTRC/STS instructions
FS
F1
D
D
I
I
D
I
I
F2
EX
F1
D
FTRC FR0,FPUL
NA
F2
EX
S
FS
NA
STS
FTRC FR1,FPUL
STS FPUL,R1
FPUL,R0
S
(f) Output dependency
FSQRT FR4
11-cycle latency
FS
F3
F1
I
D
D
F2
F1
F2
FS
F1
FMOV FR0,FR4
FS
I
F2
10 stall cycles = latency (11) - 1
The registers are written-back
in program order.
7-cycle latency for lower FR
8-cycle latency for upper FR
FADD DR0,DR2
F1
d
I
D
D
F2
F1
FS
F2
F1
FS
F2
F1
d
d
FS
F2
F1
d
FS
F2
F1
FS
FR3 write
FR2 write
F2
EX
FS
NA
I
S
FMOV FR0,FR3
6 stall cycles = longest latency (8) - 2
(g) Anti-flow dependency
F0
d
F1
F0
d
I
D
F2
F1
F0
d
FS
F2
F1
F0
FTRV XMTRX,FV0
FS
F2
F1
FS
F2
EX
FS
MA
D
D
I
S
FMOV @R1,XD0
FADD DR0,DR2
5 stall cycles
F1
d
I
F2
F1
FS
F2
F1
FS
F2
F1
d
d
FS
F2
F1
d
FS
F2
F1
FS
F2
FS
D
I
EX
NA
S
FMOV FR4,FR1
2 stall cycles
Figure 8.3 Examples of Pipelined Execution (cont)
Rev. 6.0, 07/02, page 209 of 986
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