Internet Data Sheet
HY[B/I]25DC512[80/16]0D[E/F](L)
512-Mbit Double-Data-Rate SDRAM
Parameter
Symbol –4
DDR500B
–5/ –5A
–6
Unit Note/ Test
Condition 1)
DDR400A/B
DDR333B
Min.
Max.
Min.
Max. Min.
Max.
Write command to 1st DQS
latching transition
tDQSS
0.65
1.25
0.72
1.25
0.75
1.25
tCK
2)3)4)5)
2)3)4)5)
DQ and DM input setup time tDS
0.35
0.2
—
—
0.4
0.2
—
—
0.45
0.2
—
—
ns
2)3)4)5)
DQS falling edge hold time
from CK (write cycle)
tDSH
tCK
2)3)4)5)
DQS falling edge to CK setup tDSS
0.2
—
0.2
—
0.2
—
tCK
time (write cycle)
2)3)4)5)
Clock Half Period
tHP
tHZ
min. (tCL,
—
min. (tCL,
—
min. (tCL,
tCH)
—
ns
tCH)
tCH
)
2)3)4)5)7)
Data-out high-impedance
time from CK/CK
—
+0.65
—
—
+0.7
—
—
+0.7
—
ns
Address and control input hold tIH
time
0.6
0.7
2.2
0.6
0.7
–0.65
2
0.6
0.7
2.2
0.6
0.7
0.75
0.8
2.2
0.75
0.8
–0.7
2
ns
ns
ns
ns
ns
ns
tCK
ns
fast slew rate
3)4)5)6)8)
—
—
—
slow slew rate
3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse tIPW
width (each input)
—
—
—
Address and control input
setup time
tIS
—
—
—
fast slew rate
3)4)5)6)8)
—
—
—
slow slew
rate3)4)5)6)8)
2)3)4)5)7)
Data-out low-impedance time tLZ
from CK/CK
+0.65 –0.7
+0.7
—
+0.7
—
2)3)4)5)
2)3)4)5)
Mode register set command tMRD
cycle time
—
—
2
DQ/DQS output hold time
from DQS
tQH
t
HP –tQHS
t
HP –tQHS
—
t
HP –tQHS
—
Data hold skew factor
Data hold skew factor
tQHS
tQHS
—
+0.4
+0.4
—
+0.50
+0.50
—
—
+0.55 ns
+0.50 ns
TSOPII2)3)4)5)
—
—
TFBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
Active to Autoprecharge delay tRAP
Active to Precharge command tRAS
tRCD
—
tRCD
—
tRCD
—
ns
40
70E+3 40
70E+ 42
3
70E+3 ns
2)3)4)5)
Active to Active/Auto-refresh tRC
52
—
55
—
60
—
ns
command period
2)3)4)5)
Active to Read or Write delay tRCD
12
—
—
15
—
—
18
—
—
ns
2)3)4)5)8)
Average Periodic Refresh
Interval
tREFI
7.8
7.8
7.8
μs
2)3)4)5)
Auto-refresh to Active/Auto-
refresh command period
tRFC
65
—
68
—
72
—
ns
2)3)4)5)
2)3)4)5)
Precharge command period tRP
12
—
15
—
18
—
ns
Read preamble
tRPRE
0.9
1.1
0.9
1.1
0.9
1.1
tCK
Rev. 1.10, 2008-05
28
06212007-08MW-K87L
QIMONDA [ QIMONDA AG ]
