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5SGSMD5K2F40I2LN 参数 Datasheet PDF下载

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型号: 5SGSMD5K2F40I2LN
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内容描述: [Field Programmable Gate Array, 457000-Cell, CMOS, PBGA1517, FBGA-1517]
分类和应用: 可编程逻辑
文件页数/大小: 72 页 / 1228 K
品牌: INTEL [ INTEL ]
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Electrical Characteristics  
Page 15  
Table 19. Single-Ended SSTL, HSTL, and HSUL I/O Standards Signal Specifications for Stratix V Devices (Part 2 of 2)  
V
IL(DC) (V)  
Max  
VIH(DC) (V)  
Min Max  
VIL(AC) (V)  
Max  
VIH(AC) (V)  
Min  
VOL (V)  
Max  
VOH (V)  
Min  
Ioh  
(mA)  
I/O Standard  
Iol (mA)  
Min  
HSTL-18  
Class I  
VREF  
0.1  
VREF  
0.1  
+
+
+
+
+
VCCIO  
0.4  
VREF – 0.2 VREF + 0.2  
VREF – 0.2 VREF + 0.2  
VREF – 0.2 VREF + 0.2  
VREF – 0.2 VREF + 0.2  
0.4  
0.4  
0.4  
0.4  
8
16  
8
–8  
–16  
–8  
HSTL-18  
Class II  
VREF  
0.1  
VREF  
0.1  
VCCIO  
0.4  
HSTL-15  
Class I  
VREF  
0.1  
VREF  
0.1  
VCCIO  
0.4  
HSTL-15  
Class II  
VREF  
0.1  
VREF  
0.1  
VCCIO  
0.4  
16  
8
–16  
–8  
HSTL-12  
Class I  
VREF  
0.08  
VREF  
0.08  
VCCIO  
0.15  
+
+
VREF  
0.25*  
VCCIO  
0.75*  
VCCIO  
–0.15  
–0.15  
VREF + 0.15  
VREF + 0.15  
VREF + 0.22  
0.15  
HSTL-12  
Class II  
VREF  
0.08  
VREF  
0.08  
+
VCCIO  
0.15  
VREF  
0.25*  
VCCIO  
0.75*  
VCCIO  
16  
–16  
0.15  
VREF  
0.13  
VREF  
0.13  
+
VREF  
0.1*  
VCCIO  
0.9*  
VCCIO  
HSUL-12  
0.22  
Table 20. Differential SSTL I/O Standards for Stratix V Devices  
VCCIO (V)  
Typ  
VSWING(DC) (V)  
VX(AC) (V)  
VSWING(AC) (V)  
I/O Standard  
Min  
Max  
Min  
Max  
Min  
Typ  
Max  
Min  
Max  
SSTL-2 Class  
I, II  
VCCIO  
0.6  
+
VCCIO/2 –  
0.2  
VCCIO/2 +  
0.2  
VCCIO  
0.6  
+
2.375  
2.5  
1.8  
2.625  
0.3  
0.25  
0.2  
0.62  
SSTL-18Class  
I, II  
VCCIO  
0.6  
+
VCCIO/2 –  
0.175  
VCCIO/2 +  
0.175  
VCCIO  
0.6  
+
1.71  
1.425  
1.283  
1.19  
1.89  
1.575  
1.45  
1.31  
1.26  
0.5  
SSTL-15Class  
I, II  
VCCIO/2 –  
0.15  
VCCIO/2 +  
0.15  
(1)  
(1)  
(1)  
1.5  
0.35  
SSTL-135  
Class I, II  
VCCIO/2 –  
0.15  
V
CCIO/2 + 2(VIH(AC)  
0.15 VREF  
-
-
2(VIL(AC)  
- VREF  
1.35  
1.25  
1.2  
0.2  
VCCIO/2  
VCCIO/2  
VCCIO/2  
)
)
SSTL-125  
Class I, II  
VCCIO/2 –  
0.15  
V
CCIO/2 + 2(VIH(AC)  
0.15 VREF  
0.18  
0.18  
)
SSTL-12  
Class I, II  
VREF  
–0.15  
VREF  
+
1.14  
–0.30  
0.30  
0.15  
Note to Table 20:  
(1) The maximum value for VSWING(DC) is not defined. However, each single-ended signal needs to be within the respective single-ended limits  
(VIH(DC) and VIL(DC)).  
Table 21. Differential HSTL and HSUL I/O Standards for Stratix V Devices (Part 1 of 2)  
VCCIO (V)  
Typ  
VDIF(DC) (V)  
VX(AC) (V)  
Typ  
VCM(DC) (V)  
Typ  
VDIF(AC) (V)  
Min Max  
I/O  
Standard  
Min  
Max  
Min  
Max  
Min  
Max  
Min  
Max  
HSTL-18  
Class I, II  
1.71  
1.8  
1.5  
1.89  
0.2  
0.2  
0.78  
1.12  
0.78  
1.12  
0.4  
0.4  
HSTL-15  
Class I, II  
1.425  
1.575  
0.68  
0.9  
0.68  
0.9  
December 2015 Altera Corporation  
Stratix V Device Datasheet