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    10AX057H4F34I3LG 参数 Datasheet PDF下载

    10AX057H4F34I3LG图片预览
    型号： 10AX057H4F34I3LG
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 570000-Cell, CMOS, PBGA1152, 35 X 35 MM, ROHS COMPLIANT, FBGA-1152]
    分类和应用： 栅可编程逻辑
    文件页数/大小： 110 页 / 1391 K
    品牌： INTEL [ INTEL ]
     浏览型号10AX057H4F34I3LG的Datasheet PDF文件第90页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第91页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第92页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第93页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第95页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第96页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第97页浏览型号10AX057H4F34I3LG的Datasheet PDF文件第98页  
    A10-DATASHEET  
    2015.12.31  
    94  
    Glossary  
    Glossary  
    Table 87: Glossary  
    Term  
    Definition  
    Differential I/O Standards  
    Receiver Input Waveforms  
    Single-Ended Waveform  
    Positive Channel (p) = V  
    IH  
    V
    ID  
    Negative Channel (n) = V  
    IL  
    V
    CM  
    Ground  
    Differential Waveform  
    V
    ID  
    p - n = 0 V  
    V
    ID  
    Transmitter Output Waveforms  
    Single-Ended Waveform  
    Positive Channel (p) = V  
    OH  
    V
    OD  
    Negative Channel (n) = V  
    Ground  
    OL  
    V
    CM  
    Differential Waveform  
    V
    OD  
    p - n = 0 V  
    V
    OD  
    fHSCLK  
    fHSDR  
    Left/right PLL input clock frequency.  
    High-speed I/O block—Maximum/minimum LVDS data transfer rate  
    (fHSDR = 1/TUI), non-DPA.  
    Arria 10 Device Datasheet  
    Send Feedback  
    Altera Corporation  

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