ICS1562B
这使得合成器为被完全编程
之前所需的频率被激活。一旦部分
一直以“解锁”，由32写，编程变得
立即生效。
在数据表中确定的所有寄存器（ 0-9 ， 11 ， 12 & 15 ）
必须写在初始编程。编程
在上电时的寄存器不被初始化，但锁存
这些寄存器输出。锁存器由透明
经过32寄存器写入。如果任何寄存器没有被写入时，
在上电时（随机）的状态将生效。注册
13 & 14物理上是不存在的。注册10确实存在，但
为将来的扩展保留。为了确保兼容性
未来可能修改数据库， ICS建议
所有这三个未使用的地址写入零。
ICS1562B -201寄存器加载
8
DATCLK
6
数据
HOLD
7
DATA_2
DATA_56
DATA_1
科幻gure 3
上一个额外的控制引脚
ICS1562B-201,
挡片可能
执行两个功能要么。它可以用于禁用
在线路锁定应用相位频率检测器。 Alterna-
疑心，多色引脚可以用作一个同步启动
为VRAM移位时钟产生。参见上节行锁定
运营与VRAM移位时钟产生的细节。
ICS1562B -001寄存器加载
5
频闪
1
AD0-AD3
2
3
数据有效
4
输出说明
差分输出驱动器， CLK +和CLK，是电流 -
模式，其目的是推动在一个终端电阻
互补的方式。输出只吸电流，
与灌电流可编程通过IPRG量
引脚。吸收电流，这是操纵要么CLK +和CLK- ，
在当前的四倍供给到
IPRG
引脚。对于大多数
应用程序，从VDDO一个电阻IPRG将设置当前
到所需的精度。此外，稍作调整
的占空因数可以根据寄存器的控制来实现。
在LOAD输出是一个高电流的CMOS型驱动器，其
频率是由一个可编程分频器，可以控制
选择为3的模数，4，5 ，6，8 ，10，12 ， 16或20。它可
还根据寄存器的控制来抑制。负载输出可
被编程为输出的VCO频率除以2 （见
在寄存器映射一节AUX_N1描述） ，不知疲倦
下垂的差分输出和N1分模量。
该LD / N2输出大电流的CMOS型驱动器，其
频率是由负载输出导出的。在可编
BLE模量可在步骤1的范围从1到512 。
地址有效
图2
数字输入 - ICS1562B -201选件
的编程
ICS1562B-201
串行执行
通过使用DATCLK ，DATA和HOLD 〜引脚加载
内部移位寄存器。
数据移入寄存器上的上升沿
DATCLK 。在HOLD 〜引脚上的逻辑值被锁在
同一时间。当HOLD 〜为低电平时，移位寄存器可
无干扰的操作装
ICS1562B.
当高电平时，移位寄存器的输出被传递到
控制寄存器，以及所述新的编程信息BE-
来自活跃。通常，高的电平应被放置在
HOLD 〜引脚，当最后一个数据位被提出。见图3
对于编程序列。
3
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
