ICS1562B
概观
该
ICS1562B
非常适合于提供所述图形系统
通过高性能的视频DAC所需的时钟信号。
完全可编程的反馈和参考分频器功能
让几乎要生成任意频率，而不仅仅是简单的
基准频率的整数倍。该
ICS1562B
采用
最新一代的频率合成技术开发
通过ICS ，完全适用于最苛刻
视频应用。
PLL后分频器
可编程后分频器可以将VCO之间插入
而CLK +和CLK-的输出
ICS1562B.
这是
在产生较低的频率，如在VCO已经有用
对于高频操作进行了优化。
后分频器允许的选择：
PLL频率合成器描述 -
比例模式
该
ICS1562B
它的产生采用相位的输出频率
锁相环技术。所述锁相环（或PLL ）是一个
闭环反馈系统，该系统驱动输出频率
待按比例与参考频率亲
单元提供了PLL （见图1） 。给定频率
通过一个片上晶体振荡器或引用生成
频率可以被施加到
ICS1562B
从外部
频率源。
在该框图中所示的相位频率检测器
驱动到一个频率的电压控制振荡器，或VCO ，
这将导致两个输入到相位频率检测器
要匹配的频率和相位。出现这种情况时：
F(
VCO ）
: =
F（ XTAL1 ） 。反馈分频器
参考分频器
•
•
•
•
VCO频率
VCO频率除以2
VCO频率除以4
内部寄存器位（ AUXCLK ）值
加载时钟分频器
该
ICS1562B
有一个附加的可编程分频器（再
ferred到图1中的N 1分频器） ，用于产生
在LOAD时钟频率对视频DAC 。模
这个除法器可被设定为3，4， 5，6， 8，10 ，12，16或20的下
寄存器控制。该分频器的设计允许输出
占空因数为50/50的，即使当被选择的奇数模量。
输入频率，以这种分频器的PLL的输出
上述的后分频器。此外，该分频器可
根据寄存器控制禁用。
数字输入 - ICS1562B -001选件
该AD0 - AD3引脚和STROBE引脚用来装载所有
的控制寄存器
ICS1562B
（ -001选项）。在AD0〜
AD3和STROBE引脚分别配有一个上拉和
将处于逻辑高电平时，没有连接。他们可能
驱动标准的TTL或CMOS逻辑系列。
该寄存器的地址被装载时从闭锁
AD0 - AD3引脚通过在DQS引脚上的下降沿。该
数据的寄存器从AD0 - AD3引脚通过一个锁存
在DQS引脚的上升沿。参见图2的时序
图。上电后，该
ICS1562B-001
需要32稳压
存器写入新的编程生效。自
只有13个寄存器用于目前，该编程系统
可以执行19“假人”中写道，以解决13或14的COM
完整的序列。
这种表达是准确的;即，输出的精度
频率只取决于提供的基准频率
到零件（假设正确编程分隔） 。
VCO增益是可编程的，其允许在
ICS1562B
为在所有工作频率最佳性能进行优化。
参考分频器可被编程为任何模
从1到128的步骤之一。
反馈分压器进行编程的任何模
从37至448步之一。所有甚至从模
448至896 ，也可以通过设置“双规”实现
位，双打反馈分频器模量。反馈
分利用双模分频器技术的
允许可编程计数器在低速运行
在不牺牲分辨率。这是一种改进
传统的固定分频架构，通常IM-
构成因子的四罚（或更大）在这方面。
表1允许“A” & “M”编程器的微分器
明直接从所需的弹性模量。
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
